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gdevakumar
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Number stringlengths 13 13	Korean Caption stringlengths 26 22.7k	English Caption stringlengths 54 17.3k	Level stringclasses 1 value
1020160068807	이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 도 1은 본 실시예들에 따른 터치스크린 내장형 표시장치(100)의 시스템을 나타낸 도면이다. 도 1을 참조하면, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)는, 표시패널(110) 및 각종 회로들 등을 본 실시예들에 따른 터치스크린 내장형 표시장치(100)는, 영상을 표시하기 위한 표시 기능(Display Function)과 따라서, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)는, 표시 기능을 위하여 표시 모드 구간 동안 표 공개특허 10-2018-0025475 표시 모드 구간과 터치 모드 구간은 시간적으로 분리되어 있을 수도 있고, 시간적으로 동일한 구간일 수도 즉, 영상 표시를 위한 표시 모드 동작과 터치 센싱을 휘나 터치 모드 동작이 분리되어 진행될 수도 있고, 영상 본 실시예들에 따른 표시패널(110)에는 영상 표시를 위한 다수의 데이터 라인들(DL)과 다수의 게이트 라인들 또한, 본 실시예들에 따른 표시패널(110)은, 터치스크린 패널(TSP: Touch Screen Panel)의 역할도 동시에 수행 따라서, 본 실시예들에 따른 표시패널(110)에는, 터치 센싱을 위한 터치 센서로서 역할을 하는 다수의 터치 전 이러한 의미에서, 본 실시예들에 따른 표시패널(110)을 "터치스크린 내장형 표시패널(110)"이라고도 한다. 이러한 터치스크린 내장형 표시패널(110)을 포함하는 표시장치를 터치스크린 내장형 표시장치(100)라고 한다. 도 1을 참조하면, 터치스크린 내장형 표시장치(100)는, 표시 모드 구간 동안 표시패널(110)을 구동하기 위하여, 도 1을 참조하면, 터치스크린 내장형 표시장치(100)는, 터치 모드 구간 동안 표시패널(110)을 구동하기 위하여, 터치 구동 회로(TDC)는 다수의 터치 전극들(TE)을 구동하기 위하여 다수의 터치 전극들(TE)로 터치 구동 신호 또한, 터치 구동 회로(TDC)는 터치 구동 신호(TDS)가 공급된 각 터치 전극(TE)으로부터 터치 센싱 신호(TSS: 터치 구동 신호(TDC)는, 수신한 터치 센싱 신호(TSS) 또는 이를 신호 처리한 센싱 데이터를 터치 프로세서(TP) 터치 프로세서(TP)는, 터치 센싱 신호(TSS) 또는 센싱 데이터를 이용하여 터치 알고리즘을 실행하고 이를 통해 전술한 바와 같이, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)는, 각 터치 전극(TE)과 포인터 사이의 즉, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)에서는, 각 터치 전극(TE)에 터치 구동 신호(TDS)가 따라서, 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에는, 터치 구동 신호(TDS)가 인가되어 터치 구동 한편, 위에서 언급한 데이터 구동 회로(DDC). 게이트 구동 회로(GDC), 터치 구동 회로(TDC), 터치 프로세서(T 도 2는 본 실시예들에 따른 터치스크린 내장형 표시패널(110)의 표시 구동을 위한 구성들을 나타낸 도면이다. 도 2를 참조하면, 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에는, 표시 구동을 위하여, 다수의 데이 공개특허 10-2018-0025475 한편, 1개의 터치 전극(TE)의 영역 크기는, 1개의 서브픽셀의 영역 크기와 동일 또는 유사할 수도 있지만, 터치 도 2를 참조하면, 각 데이터 라인(DL)은, 데이터 구동 회로(DDC)로부터 영상 표시를 위한 영상 데이터 전압 따라서, 각 데이터 라인(DL)과 데이터 구동 회로(DDC)에서 대응되는 데이터 채널(해당 데이터 전압을 출력하는 이에, 데이터 구동 회로(DDC)는, COF(Chip On Film) 타입 또는 COG(Chip On Glass) 타입 등으로, 표시패널 표시패널(110)의 외곽 영역(비 표시 영역 또는 베젤 영역 또는 넌-액티브 영역이라도 함)에 존재하는 패드 영역 이러한 데이터 패드들(DP)은, 데이터 라인들(DL)과 대응되어 전기적으로 연결되고, 데이터 구동 회로(DDC)의 데 따라서, 데이터 구동 회로(DDC)로부터 출력된 데이터 전압(VDATA)을 표시 패널(110)에 배치된 해당 데이터 라인 도 2에 도시되지는 않았지만, 게이트 라인들(GL)과 게이트 구동 회로(GDC)를 전기적으로 연결해주기 위한 게이 도 3은 본 실시예들에 따른 터치스크린 내장형 표시패널(110)의 터치 구동을 위한 구성들를 나타낸 도면이다. 도 3을 참조하면, 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에는, 터치 구동을 위하여, 터치 센서로 다수의 터치 라인들(TL)은 다수의 터치 전극들(TE)과 터치 구동 회로(TDC)를 전기적으로 연결해준다. 따라서, 표시패널(110)에는, 다수의 터치 라인들(TL)과 터치 구동 회로(TDC)를 전기적으로 연결해주기 위하여, 도 2 및 도 3에 도시된 바와 같이, 터치스크린 내장형 표시패널(110)은, 표시 모드 구간과 터치 모드 구간에서 패드 개수는, 터치스크린 내장형 표시패널(110)의 사이즈 및 해상도, 터치 센싱 방식이 달라지거나 터치 센싱 이러한 패드 개수 증가는, 터치스크린 내장형 표시패널(110)의 설계를 어렵게 만들 뿐만 아니라, 구동 회로들의 도 4는 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에서, 1개의 터치 전극(TE)과, 1개의 터치 전극 도 4는 1개의 터치 전극(TE)이 위치한 영역을 간략하게 도시한 것으로서, 1개의 터치 전극(TE)이 위치한 영역에 1개의 터치 전극(TE)에는, 터치 구동 신호(TDS) 및 터치 센싱 신호(TSS)의 전달을 위한, 1개의 터치 라인(TL)이 1개의 터치 전극(TE)이 위치한 영역에는, 1개 이상의 데이터 라인(DL)이 지나갈 수 있다. 공개특허 10-2018-0025475 -14-도 4에 도시된 1개의 데이터 라인(DL)에는, M개의 서브픽셀(SP_1, … , SP_M)이 전기적으로 연결된다. 도 5를 참조하면, 표시 모드 구간 동안, 데이터 구동 회로(DDC)는, M개의 서브픽셀(SP_1, SP_2, SP_3, … , M개의 서브픽셀 행의 순차적인 스캐닝에 의하여, M개의 서브픽셀(SP_1, SP_2, SP_3, … , SP_M) 각각은 해당 데 그렇지만, M개의 서브픽셀(SP_1, SP_2, SP_3, … , SP_M)이 공통으로 연결된 1개의 데이터 라인(DL)에는 모든 이러한 표시 모드 구간 동안, 터치 전극(TE)은 어떠한 신호도 인가되지 않는 플로팅 상태로 되어 있거나 특정 한편, 도 5를 참조하면, 터치 모드 구간 동안, 터치 구동 회로(TDC)는, 터치 라인(TL)으로 터치 구동 신호(TD 이러한 터치 모드 구간 동안, 데이터 라인(DL) 및 각 서브픽셀(SP_1, … , SP_M)은 어떠한 신호도 인가되지 않 도 4의 구조 및 도 5의 신호 파형은 표시패널(110)에 데이터 패드(DP)와 터치 패드(TP)가 별도로 형성된 경우에 아래에서는, 표시패널(110)에서의 패드 개수 저감 방안에 대하여 설명한다. 아래에서는, 패드 개수 저감 방안의 일 예로서, 통합 패드를 활용하여 데이터 구동과 터치 구동을 통합하여 제 본 실시예들에 따른 통합 구동에 따르면, 데이터 구동을 위한 데이터 전압과 터치 구동을 위한 터치 구동 신호 만약, 터치 라인(TL)이 게이트 라인(GL)과 동일한 방향으로 배치된 것을 가정한다면, 이하에서 설명하게 될 통 간략하게 설명하면, 게이트 라인과 터치 라인을 전기적으로 연결시켜 준다. 이 경우, 게이트 드라이버 집적회로 도 6은 본 실시예들에 따른 데이터 구동 및 터치 구동에 대한 통합 구동 시스템을 나타낸 도면이다. 도 6은, 도 4와 마찬가지로, 터치스크린 내장형 표시패널(110)에서, 1개의 터치 전극(TE)과, 1개의 터치 전극 도 6을 참조하면, 본 실시예들에 따른 데이터 구동 및 터치 구동에 대한 통합 구동 시스템은, 데이터 라인들 이러한 통합 구동 회로(IDC)는 데이터 구동 회로(DDC)와 터치 구동 회로(TDC)의 기능들을 통합하여 제공할 수 또한, 본 실시예들에 따른 데이터 구동 및 터치 구동에 대한 통합 구동 시스템은, 데이터 라인들(DL) 및 터치 더 구체적으로, 표시패널(110)에는, 통합 구동 회로(IDC)와 터치 전극(TE)을 전기적으로 연결해주는 터치 라인 도 6을 참조하면, 표시패널(110)의 외곽 영역에는, 데이터 라인(DL)이 연장된 링크 라인(LL) 또는 데이터 라인 -15-이러한 링크 라인(LL)은 데이터 라인(DL) 및 터치 라인(TL)과 전기적으로 공통으로 연결된다. 표시패널(110)의 외곽 영역에는 통합 구동 회로(IDC)가 연결된 지점에 통합 패드(IP)가 형성되어 있을 수 있다. 이러한 통합 패드(IP)는 링크 라인(LL)과 전기적으로 연결된다. 이에 따라, 표시패널(110)에는 데이터 패드(DP)와 터치 패드(TP)가 별도로 형성되지 않아도 되기 때문에, 패드 즉, 표시패널(110)에서의 총 패드 개수는 터치 패드 개수(터치 전극 개수)만큼 줄어들 수 있다. 도 7은 본 실시예들에 따른 통합 구동 회로(IDC)를 나타낸 도면이다. 도 7을 참조하면, 통합 구동 회로(IDC)는, 데이터 구동 회로(DDC), 터치 구동 회로(TDC), 제1 입력 노드(IN1), 데이터 구동 회로(DDC)는 표시 모드 구간에 데이터 라인(DL)에 공급될 데이터 전압(VDATA)을 출력할 수 있다. 이러한 데이터 구동 회로(DDC)는, 1개 이상의 래치(Latch), 디지털 아날로그 컨버터(DAC), 출력 버퍼 등을 포함 터치 구동 회로(TDC)는 터치 모드 구간에 터치 전극(TE)에 공급될 터치 구동 신호(TDS)를 출력할 수 있다. 이러한 터치 구동 회로(TDC)는 증폭기, 적분기, 아날로그 디지털 컨버터 등을 포함할 수 있다. 제1 입력 노드(IN1)는, 데이터 구동 회로(DDC)에서 출력된 데이터 전압(VDATA)을 입력받는다. 제2 입력 노드(IN2)는, 터치 구동 회로(TDC)에서 출력된 터치 구동 신호(TDS)를 입력받는다. 출력 노드(OUT)는, 데이터 라인(DL) 및 터치 전극(TE)과 공통으로 연결되는 통합 패드(IP)와 전기적으로 연결된 따라서, 출력 노드(OUT)는, 데이터 전압(VDATA) 또는 터치 구동 신호(TDS)를 링크 라인(LL)을 통해 데이터 라인 스위치(MUX)는, 구동 모드(표시 모드 또는 터치 모드)에 따라 제1 입력 노드(IN1) 및 제2 입력 노드(IN2) 중 하 이러한 스위치(MUX)는, 일 예로, 멀티플렉서로 구현될 수 있다. 전술한 통합 구동 회로(IDC)를 이용하면, 데이터 구동과 터치 구동을 통합하여 제공할 수 있을 뿐만 아니라, 데 따라서, 본 실시예들에 따른 통합 구동 회로(IDC)는 적은 개수의 출력 채널만을 가질 수 있기 때문에, 회로 설 또한, 본 실시예들에 따른 통합 구동 회로(IDC)을 이용하면, 표시패널(110)의 패드 개수 저감을 가능하게 할 수 한편, 터치 라인(TL)은 표시패널(110)의 외곽 영역(패드 영역 또는 그 주변)에서 데이터 라인(DL)과 전기적으로 물론, 터치 라인(TL)은 표시패널(110)의 외곽 영역(패드 영역 또는 그 주변)이 아니라, 해당 터치 전극(TE)이 도 8은 본 실시예들에 따른 통합 구동에 따라, 표시 모드 구간과 터치 모드 구간 동안 데이터 라인(DL) 및 터치 도 8은 도 6의 구조 하에서, 데이터 구동과 터치 구동의 통합 구동에 따라, M개의 서브픽셀(SP_1, … , -16-도 8을 참조하면, 표시 모드 구간 동안, 통합 구동 회로(IDC)에서, 데이터 구동 회로(DDC)가 M개의 서브픽셀 표시 모드 구간 동안, 통합 구동 회로(IDC)에서, 스위치(MUX)는 제1 입력 노드(IN1)와 출력 노드(OUT)를 연결시 이에 따라, M개의 데이터 전압(VDATA_1, … , VDATA_M)이 출력 노드(OUT)를 통해 통합 패드(IP)로 순차적으로 이와 같이, 통합 구동 회로(IDC)에서 순차적으로 출력되는 M개의 데이터 전압(VDATA_1, … , VDATA_M)은 링크 도 8을 참조하면, 표시 모드 구간 동안, 터치 라인(TL)으로, 제1 펄스 신호(PS1)가 인가될 수 있다. 이에 따라, 1개의 데이터 라인(DL)에 2개 이상의 서브픽셀이 연결되었다고 할 때, 데이터 라인(DL)과 터치 라인(TL)이 전기 즉, 제1 펄스 신호(PS1)는, 2개 이상의 데이터 전압의 순차적인 조합에 의해 2개 이상의 펄스로 이루어진 신호 물론, 2개 이상의 데이터 전압 각각의 구간이 연속되는 경우, 제1 펄스 신호(PS1)는 1개의 펄스로 보여질 수도 전술한 바와 같이, 표시 모드 구간 동안, 터치 구동에 이용되는 터치 라인(TL)과 터치 전극(TE)에도 2개 이상의 도 8을 참조하면, 터치 모드 구간 동안, 통합 구동 회로(IDC)에서, 터치 구동 회로(TDC)는 터치 구동 신호(TD 터치 모드 구간 동안, 통합 구동 회로(IDC)에서, 스위치(MUX)는 제2 입력 노드(IN2)와 출력 노드(OUT)를 연결시 이에 따라, 통합 구동 회로(IDC) 내 터치 구동 회로(TDC)에서 출력된 터치 구동 신호(TDS)는, 출력 노드(OUT)를 따라서, 통합 패드(IP)로 출력된 터치 구동 신호(TDS)는 링크 라인(LL)으로 전달된다. 그리고, 링크 라인(LL)과 전기적으로 연결된 데이터 라인(DL)과 터치 라인(TL) 모두는, 터치 구동 신호(TDS)를 도 8을 참조하면, 터치 모드 구간 동안, 데이터 라인(DL)으로, 제2 펄스 신호(PS2)가 인가될 수 있다. 터치 모드 구간 동안, 데이터 라인(DL)으로 인가되는 제2 펄스 신호(PS2)는, 터치 모드 구간에 터치 전극(TE)에 따라서, 터치 모드 구간 동안, 데이터 라인(DL)으로 인가되는 제2 펄스 신호(PS2)는, 터치 모드 구간에 터치 전 또한, 터치 모드 구간 동안, 데이터 라인(DL)으로 인가되는 제2 펄스 신호(PS2)는, 터치 모드 구간에 터치 전극 이에 따라, 터치 모드 구간 동안, 터치 전극(TE)과 데이터 라인(DL) 간의 전압 차이 또는 터치 라인(TL)과 데이 이로 인해, 터치 전극(TE) 또는 터치 라인(TL)에서의 RC 지연(RC Delay)가 줄어들고, 터치 센싱 정확도(터치 성 -17-터치 전극(TE)과 데이터 라인(DL) 사이의 기생 캐패시턴스 또는 터치 라인(TL)과 데이터 라인(DL) 사이의 기생 한편, 표시패널(110)에는, 절연층을 사이에 두고 터치 전극(TE)과 이격 된 전극이 배치될 수 있다. 표시 모두 구간에, 터치 전극(TE)이 제1 펄스 신호(PS1)를 인가 받음에 따라, 절연층을 사이에 두고 터치 전극 다시 말해, 표시 모드 구간에 터치 전극(TE)과 이격 된 전극의 전압은 제1 펄스 신호(PS1)에 대응되게 스윙 더 구체적으로, 표시 모드 구간 동안, 터치 구동에 이용되는 터치 라인(TL)과 터치 전극(TE)에 제1 펄스 신호 예를 들어, 표시 모드 구간 동안, 터치 전극(TE)과 이격 된 전극에 인가되어야 하는 전압이 DC 전압인 경우, 터 이와 같이, 통합 구동에 따라, 표시 모드 구간 동안, 터치 전극(TE)과 이격 된 전극에 인가되어야 하는 전압이 하지만, 터치 전극(TE)과 이격 된 전극에 인가되어야 하는 전압이 그라운드 전압인 경우, 표시 모드 구간 동안, 따라서, 표시 구동이 전압의 절대값이 아니라 전압 차이에 의해 이루어진다는 점을 고려해볼 때, 모든 신호가 한편, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 표시패널(110)은, 제1 여기서, 터치 전극(TE)과 이격 된 전극 사이에 있는 절연층은, 일 예로, 봉지층(L14)일 수 있으며, 터치 전극 이러한 경우, 제2 전극이 캐소드 전극일 때, 표시 모드 구간 동안, 터치 전극(TE)에 인가되는 제1 펄스 신호 한편, 터치 라인(TL)과 데이터 라인(DL)은 서로 다른 층에 위치할 수 있다. 또한, 터치 라인(TL)과 데이터 라인(DL)은 표시패널(110)의 외곽 영역 또는 패드 영역 또는 통합 구동 회로 패널 구조 측면에서, 터치 라인(TL)과 데이터 라인(DL)은 표시패널(110)에서 봉지층의 경계 지점 또는 경계 지 전술한 방식으로, 터치 라인(TL)과 데이터 라인(DL)을 연결해줌으로써, 표시패널(110)에서 구조가 복잡한 표시 이상에서 전술한 본 실시예들에 따른 터치스크린 내장형 표시패널(110)을 간략하게 다시 설명하면, 터치스크린 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에서, 데이터 라인(DL)과 터치 라인(TL)은 전기적으로 연 아래에서는, 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에 대한 몇 가지 구현 예를 설명한다. 도 9 및 도 10은 본 실시예들에 따른 통합 구동을 위한 터치스크린 내장형 표시패널(110)의 예시도이다. 도 9를 참조하면, 터치 라인들(TL)은 데이터 라인들(DL)과 대응되는 연결된다. 그리고, 각 터치 라인(TL)의 일 단은 해당 터치 전극(TE)과 연결되고, 각 터치 라인(TL)의 타 단은 데이터 라인 도 9의 구현 예시에 따르면, 터치 라인들(TL)은, 터치 전극들(TE)이 미 존재하는 영역에 배치된다. 즉, 터치 라 전술한 바와 같이, 터치 라인들(TL)을 터치 전극들(TE)이 존재하지 않는 영역에 배치함으로써, 터치 라인들(T 다시 말해, 도 10을 참조하면, 통합 패드(IP)와 링크 라인(LL)을 통해 연결된 데이터 라인(DL)이 제1 층에 존재 터치 라인(TL)은 터치 전극들(TE)이 없는 영역으로 돌아서 해당 터치 전극(TE)에 연결될 수 있다. 여기서, 터치 전극(TE)은, 터치 라인(TL)이 위치한 제2 층에서 형성될 수도 있고, 제2 층과 다른 제3 층에 형성 만약, 터치 라인들(TL)을 터치 전극들(TE)이 존재하지 않는 영역에 배치하되, 터치 라인들(TL)과 터치 전극들 이와 다르게, 터치 라인들(TL)을 터치 전극들(TE)이 존재하지 않는 영역에 배치하되, 터치 라인들(TL)과 터치 도 11 및 도 12는 본 실시예들에 따른 통합 구동을 위한 터치스크린 내장형 표시패널(110)의 다른 예시도이다. 도 11을 참조하면, 각 터치 라인(TL)의 일 부분은, 터치 전극들(TE) 중 적어도 하나의 터치 전극(TE)과 중첩될 통합 패드(IP)와 가장 인접한 터치 전극(TE_X)과 연결되는 터치 라인(TL_X)의 일 부분은, 전기적으로 연결된 터 통합 패드(IP)와 가장 인접한 터치 전극(TE_X)이 아닌 다른 터치 전극(예: TE_X-1)과 연결되는 터치 라인(예: 전술한 바와 같이, 각 터치 라인(TL)의 일 부분이 터치 전극들(TE) 중 적어도 하나의 터치 전극(TE)과 중첩되도 터치 라인(TL)이 적어도 하나의 터치 전극(TE)과 중첩되기 때문에, 터치 라인들(TL)과 터치 전극들(TE)은 서로 서로 연결되어서 안 되는 터치 라인(예: TL_X-1)과 터치 전극(예: TE_X) 간의 단락 발생 가능성을 낮추어줄 수 도 13은 본 실시예들에 따른 통합 구동을 위한 터치스크린 내장형 표시패널(110)에서, 터치 전극들(TE)과 서브 -19-도 13을 참조하면, 터치 전극들(TE)이 X행 Y열의 매트릭스 타입으로 배열되고, 각 터치 전극(TE)이 위치하는 영 여기서, X와 Y 중 하나는 1 이상의 자연수이고 나머지는 2 이상의 자연수이고, M과 N은 1 이상의 자연수이다. 데이터 구동과 터치 구동의 완전한 통합 구동을 가능하게 하기 위해서, 터치 라인 개수와 데이터 라인 개수가 X는 1개의 터치 전극 열에서 터치 전극 개수로서, 1개의 터치 전극 열에서 터치 라인 개수에 해당한다. 그리고, 따라서, 데이터 구동과 터치 구동의 완전한 통합 구동을 가능하게 하기 위해서는, X와 N는 동일한 값일 수 패널 설계 변경에 따라서, 데이터 라인 개수와 대응되는 N은 터치 전극 행 개수(즉, 1개의 터치 전극 열에서 터 따라서, N은 X 이상인 값일 수 있다. 전술한 바와 같이, 1개의 터치 전극 열에서 터치 전극 개수 X와 1개의 터치 전극 영역 내에서 서브픽셀 열 개수 도 14 및 도 15는 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에서, 메쉬 타입의 터치 전극(TE)을 나 도 14 및 도 15는 메쉬 타입으로 된 1개의 터치 전극(TE)의 일부를 나타낸 도면이다. 도 14 및 도 15를 참조하면, 각 터치 전극(TE)은, 하나 또는 둘 이상의 개구부들(OA)이 있는 메쉬 타입(Mesh 이와 같이, 터치 전극들(TE)을 메쉬 타입으로 형성하는 경우, 투명 전극들(TE)을 불투명 전극으로도 형성할 수 이와 같이, 터치 전극들(TE)을 메쉬 타입으로 형성한 경우, 각 개구부(OA)는 각 서브픽셀의 발광 영역과 대응된 전술한 바에 따르면, 각 서브픽셀의 발광 효율을 떨어뜨리지 않으면서, 터치 센싱을 위한 터치 전극들(TE)을 표 도 14 및 도 15에 도시된 바와 같이, 메쉬 타입의 터치전극(TE)은 서브픽셀 배치 형태에 따라, 개구부(OA)가 다 도 16은 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에서, 벌크 타입의 터치 전극(TE)을 나타낸 도면 도 16을 참조하면, 각 터치 전극(TE)은, 개구부(OA)가 없는 벌크 타입의 전극(통 전극)일 수도 있다. 이와 같이, 개구부(OA)가 없는 벌크 타입으로 터치 전극(TE)을 표시패널(110)에 형성함으로써, 표시패널(110)에 각 터치 전극(TE)이 벌크 타입인 경우, 각 터치 전극(TE)은 투명 전극일 수 있다. 이와 같이, 벌크 타입의 터치 전극(TE)을 투명 전극으로 형성함으로써, 서브픽셀 영역에서의 발광 상의 문제를 본 실시예들에 따른 터치스크린 내장형 표시장치(100)는 액정표시장치, 유기발광표시장치 등의 다양한 타입의 도 17 및 도 18은 본 실시예들에 따른 터치스크린 내장형 표시패널(110)이 유기발광표시패널인 경우, 서브픽셀 공개특허 10-2018-0025475 도 17을 참조하면, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)에서, 각 서브픽셀(SP)은, 기본적으로, 유기발광다이오드(OLED)는 제1전극(E1, 애노드 전극 또는 캐소드 전극), 유기발광층 및 제2전극(E2, 캐소드 전 일 예로, 유기발광다이오드(OLED)의 제2전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동 구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또 구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극(E1)과 전기적으로 연결될 수 구동 트랜지스터(DRT)의 제3노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구 구동 트랜지스터(DRT)와 제1 트랜지스터(T1)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다. 제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압 스토리지 캐패시터(C1)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 이러한 스토리지 캐패시터(C1)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 도 3을 참조하면, 본 실시예들에 따른 유기발광표시패널에 배치된 각 서브픽셀은, 유기발광다이오드(OLED), 구 도 3을 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(VREF: Reference 전술한 제2 트랜지스터(T2)를 더 포함함으로써, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 이러한 제2 트랜지스터(T2)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준 전압 라인(RVL)을 통해 공급되는 기준 도 3의 서브픽셀 구조는, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 초기화를 정확하게 해주는데 유리하고, 한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센 공개특허 10-2018-0025475 경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신 전술한 서브픽셀 구조를 가질 수 있는 유기발광표시패널에 터치스크린을 내장시키는 구조와 이러한 구조 하에서 유기발광표시패널 타입의 터치스크린 내장형 표시패널(110)은, 제1 전극(E1)과, 제1 전극(E1) 상에 위치하는 유 이러한 봉지층 상에 터치 전극들(TE) 및 터치 라인들(TL)이 배치될 수 있다. 이와 같이, 봉지층 상에 터치 전극들(TE) 및 터치 라인들(TL)이 배치된 구조를 "TOE(Touch On Encapsulation 전술한 TOE 구조를 이용함으로써, 표시 기능에 문제가 되지 않으면서 터치 센싱 기능을 제공할 수 있는 터치스 또한, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)에서, 제1 트랜지스터(T1)의 드레인 노드 또는 소스 전술한 바에 따르면, 유기발광표시 타입의 터치스크린 내장형 표시장치(100)에서 통합 구동을 가능하게 해줄 수 아래에서는, 본 실시예들에 따른 터치스크린 내장형 표시패널(110)의 TOE 구조와 TOE 구조하에서 통합 구동 방 도 19는 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 통합 구동 시스템을 도 19를 참조하면, 1개의 서브픽셀(SP) 내 제1 트랜지스터(T1)의 드레인 노드 또는 소스 노드는 데이터 라인 통합 구동 회로(IDC)는 해당 링크 라인(LL)을 통해 해당 데이터 라인(DL) 및 터치 라인(TL)과 공통으로 연결될 표시 모드 구간 동안, 통합 구동 회로(IDC)는 스위치(MUX)를 통해 해당 데이터 전압(VDATA)을 출력한다. 통합 구동 회로(IDC)에서 출력된 데이터 전압(VDATA)은, 해당 데이터 라인(DL) 및 터치 라인(TL) 모두로 인가된 이에 따라, 데이터 전압(VDATA)은, 제1 트랜지스터(T1)을 통해 구동 트랜지스터(DRT)의 제1 노드(N1)로 인가되 이와 같은 방식으로, 데이터 라인(DL)에 연결된 여러 개의 서브픽셀로 데이터 전압이 순차적으로 인가될 때, 순 한편, 터치 모드 구간 동안, 통합 구동 회로(IDC)는 스위치(MUX)를 통해 해당 터치 구동 신호(TDS)를 출력한다. 통합 구동 회로(IDC)에서 출력된 터치 구동 신호(TDS)는, 해당 데이터 라인(DL) 및 터치 라인(TL) 모두로 인가 이에 따라, 터치 구동 신호(TDS)는 터치 라인(TL)을 통해 터치 전극(TE)으로 인가되어, 터치 구동이 -22-또한, 터치 구동 신호(TDS)는 데이터 라인(DL)으로도 인가되어, 데이터 라인(DL)과 터치 전극(TE) 간의 기생 캐 전술한 바와 같이, TOE 구조의 터치 구조(터치 전극, 터치 라인)를 갖는 유기발광표시패널 타입의 터치스크린 유기발광다이오드(OLED)는, 각 서브픽셀 영역에 존재하며 구동 트랜지스터(DRT)의 제2 노드와 전기적으로 연결 터치스크린 내장형 표시패널(110)은, 제2 전극(E2) 상에 위치하는 봉지층과, 봉지층 상에 다수의 터치 라인들 터치 전극들(TE) 또한 봉지층(L14) 상에 위치할 수 있다. 이러한 터치 전극들(TE)은 서로 중첩되지 않고 서로 전기적으로 분리된다. 또한, 터치 라인들(TL)은 서로 중첩되지 않고 서로 전기적으로 분리된다. 즉, 터치스크린 내장형 표시패널(110)은, 셀프-캐패시턴스 기반의 터치 센싱 구조를 갖는다. 봉지층 상에 위치하는 터치 전극들(TE)과 터치 라인들(TL)은 서로 대응되어 전기적으로 연결될 수 있다. 전술한 TOE 구조에 따라 터치 전극(TE) 및 터치 라인(TL)이 내장된 표시패널(110)를 구현함으로써, 표시패널 또한, 전술한 TOE 구조에 따라 터치 전극(TE) 및 터치 라인(TL)이 내장된 표시패널(110)를 구현함으로써, 간단 도 19에 도시된 바와 같이, 터치 라인들(TL)은 데이터 라인들(DL)과 대응되어 전기적으로 연결될 수 있다. 전술한 바에 따르면, 유기발광표시장치 타입의 터치스크린 내장형 표시장치(100)에서 통합 구동을 가능하게 해 도 20 및 도 21은 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 터치스크 도 20 및 도 21은 도 9 및 도 10의 터치스크린 내장형 표시패널(110)의 구현 방식을 유기발광표시패널에 구현한 도 20을 참조하면, 터치 라인들(TL)은 터치 전극들(TE)이 미 존재하는 영역에 배치될 수 있다. 이에 따라, 터치 라인들(TL)은 터치 전극들(TE)과 동일한 층에 형성될 수도 있고, 터치 전극들(TE)과 다른 층에 터치 라인들(TL)은 터치스크린 내장형 표시패널(110)의 외곽 영역(베젤 영역, 패드 영역 등이라고도 함)에서, 도 21을 참조하여, 터치스크린 내장형 표시패널(110)의 단면 구조(도 20의 A-A')를 설명한다. 기판 또는 백 플레이트(L01) 상에 폴리이미드 층(LI02, PI(Polyimide) Layer)이 위치한다. 폴리이미드 층(L02) 상에 버퍼층(L03)이 위치할 수 있으며, 버퍼층(L03) 상에 층간 절연막(L04)이 위치할 수 있 층간 절연막(L04) 상에 게이트 층(L05)이 존재할 수 있으며, 게이트 층(L05)에는, 필요한 위치마다 게이트 전극 -23-게이트 층(L05) 상에 게이트 절연막(L06)이 존재할 수 있다. 게이트 절연막(L06) 상에 소스/드레인 층(L07)이 존재할 수 있다. 소스/드레인 층(L07)에는, 데이터 라인(DL), 링크 라인(GL) 등의 신호 배선과, 각종 트랜지스터의 소스/드레인 소스/드레인 층(L07) 상에는 보호층(L08)이 존재할 수 있다. 보호층(L08) 상에 평탄화층(L09)이 위치하고, 평탄화층(L09) 상에, 각 서브픽셀의 발광 위치에 제1 전극(E1)이 제1 전극 층(L10) 상에 뱅크 층(L11)이 위치하고, 뱅크 층(L11) 상에, 유기발광층(L12)이 위치한다. 유기발광층(L12) 상에 모든 서브픽셀 영역에 공통으로 형성되는 제2 전극 층(L13)이 존재할 수 있다. 제2 전극 층(L13) 상에, 수분, 공기 등의 침투 방지를 위한 봉지층(L14)이 존재할 수 있다. 또한, 패널 외곽에는 댐(Dam)이 존재할 수 있다. 봉지층(L14)은 1개의 층으로 되어 있을 수도 있고, 2개 이상의 층이 적층 되어 있을 수도 있다. 또한, 봉지층(L14)은 금속 층으로 되어 있을 수도 있고, 유기물 층과 무기물 층이 둘 이상이 적층되어 있을 수 도 21의 구현 예시의 경우, 봉지층(L14)이 제1 봉지층(L14a), 제2 봉지층(L14b) 및 제3 봉지층(L14c)으로 적층 제1 봉지층(L14a), 제2 봉지층(L14b) 및 제3 봉지층(L14c) 각각은 유기물 층과 무기물 층일 수 있다. 전술한 봉지층(L14) 상에, 터치 전극(TE)이 형성된다. 또한, 봉지층(L14) 상에, 터치 라인(TL)이 형성된다. 봉지층(L14) 상에 형성된 터치 전극(TE)과 터치 라인(TL)은 전기적으로 연결될 수 있다. 봉지층(L14) 상에, 대응되는 터치 전극(TE)과 전기적으로 연결된 터치 라인(TL)은, 터치 전극들(TE)과 중첩되지 이러한 터치 라인(TL)은 댐(Dam)이 있는 영역을 지나쳐 댐 외곽 영역, 즉, 통합 패드(IP)와 인접한 영역까지 연 그리고, 터치 라인(TL)은 댐 외곽 영역에서 소스/드레인 층(L07)에 형성된 데이터 라인(DL) 또는 링크 라인(L 데이터 라인(DL) 또는 링크 라인(LL)은, 댐 외곽 영역에 존재하는 통합 패드(IP)와 전기적으로 연결된다. 터치 라인(TL)과 터치 전극(TE)은 봉지층(L14) 상에 위치하되, 서로 동일한 층에 위치할 수도 있고, 서로 다른 도 21에서는, 터치 라인(TL)과 터치 전극(TE)이 동일한 층에 위치한 것을 예시적으로 도시한 것이다. 또한, 도 21에서는, 터치 전극(TE)이 개구부(OA)가 있는 메쉬 타입으로 형성된 것을 예로 든 것이다. 도 21을 참조하면, 봉지층(L14)은 소정의 두께(Tencap)로 형성될 수 있다. 봉지층(L14)의 두께(Tencap)는, 터치 구동 및 터치 센싱 시 RC 지연과, 터치 성능(터치 감도)에 영향을 끼칠 수 따라서, 봉지층(L14)의 두께(Tencap)는, RC 지연과 터치 성능(터치 감도) 등을 고려하여 설계되어야 한다. 도 22 및 도 23은 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 터치스크 도 22 및 도 23은 도 11 및 도 12의 터치스크린 내장형 표시패널(110)의 구현 방식을 유기발광표시패널에 구현 공개특허 10-2018-0025475 기판 또는 백 플레이트(L01) 상에 폴리이미드 층(LI02, PI(Polyimide) Layer)이 위치한다. 폴리이미드 층(L02) 상에 버퍼층(L03)이 위치할 수 있으며, 버퍼층(L03) 상에 층간 절연막(L04)이 위치할 수 있 층간 절연막(L04) 상에 게이트 층(L05)이 존재할 수 있으며, 게이트 층(L05)에는, 필요한 위치마다 게이트 전극 게이트 층(L05) 상에 게이트 절연막(L06)이 존재할 수 있다. 게이트 절연막(L06) 상에 소스/드레인 층(L07)이 존재할 수 있다. 소스/드레인 층(L07)에는, 데이터 라인(DL), 링크 라인(GL) 등의 신호 배선과, 각종 트랜지스터의 소스/드레인 소스/드레인 층(L07) 상에는 보호층(L08)이 존재할 수 있다. 보호층(L08) 상에 평탄화층(L09)이 위치하고, 평탄화층(L09) 상에, 각 서브픽셀의 발광 위치에 제1 전극(E1)이 제1 전극 층(L10) 상에 뱅크 층(L11)이 위치하고, 뱅크 층(L11) 상에, 유기발광층(L12)이 위치한다. 유기발광층(L12) 상에 모든 서브픽셀 영역에 공통으로 형성되는 제2 전극 층(L13)이 존재할 수 있다. 제2 전극 층(L13) 상에, 수분, 공기 등의 침투 방지를 위한 봉지층(L14)이 존재할 수 있다. 또한, 패널 외곽에는 댐(Dam)이 존재할 수 있다. 봉지층(L14)은 1개의 층으로 되어 있을 수도 있고, 2개 이상의 층이 적층 되어 있을 수도 있다. 또한, 봉지층(L14)은 금속 층으로 되어 있을 수도 있고, 유기물 층과 무기물 층이 둘 이상이 적층되어 있을 수 도 23의 구현 예시의 경우, 봉지층(L14)이 제1 봉지층(L14a), 제2 봉지층(L14b) 및 제3 봉지층(L14c)으로 적층 제1 봉지층(L14a), 제2 봉지층(L14b) 및 제3 봉지층(L14c) 각각은 유기물 층과 무기물 층일 수 있다. 전술한 봉지층(L14) 상에, 터치 전극(TE)이 형성된다. 도 22 및 도 23에서는, 터치 전극(TE)이 개구부(OA)가 없는 벌크 타입으로 예를 든 것이다. 이 경우, 터치 전극 또한, 봉지층(L14) 상에, 터치 라인(TL)이 형성된다. 도 22을 참조하면, 터치 라인(TL)은 터치 전극(TE)과 상하 영역 측면에서 일부 중첩(Overlap) 되도록 형성된다. 따라서, 터치 라인(TL)과 터치 전극(TE)은 서로 다른 층에 형성되어야 한다, 일 예로, 도 23의 구현 예시에 따르면, 봉지층(L14) 상에 터치 라인(TL)이 위치하고, 터치 라인(TL) 상에 절연 서로 대응되는 터치 라인(TL)과 터치 전극(TE)은 컨택홀(CNT)을 통해 전기적으로 연결될 수 있다. 터치 전극(TE)과 연결된 터치 라인(TL)은, 터치 전극(TE)가 댐(Dam)이 있는 영역을 지나쳐 댐 외곽 영역, 즉, 그리고, 터치 라인(TL)은 댐 외곽 영역에서 소스/드레인 층(L07)에 형성된 데이터 라인(DL) 또는 링크 라인(L 데이터 라인(DL) 또는 링크 라인(LL)은, 댐 외곽 영역에 존재하는 통합 패드(IP)와 전기적으로 연결된다. 도 23을 참조하면, 봉지층(L14)은 소정의 두께(Tencap)로 형성될 수 있다. 봉지층(L14)의 두께(Tencap)는, 터치 구동 및 터치 센싱 시 RC 지연과, 터치 성능(터치 감도)에 영향을 끼칠 수 공개특허 10-2018-0025475 따라서, 봉지층(L14)의 두께(Tencap)는, RC 지연과 터치 성능(터치 감도) 등을 고려하여 설계되어야 한다. 도 24는 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 통합 구동에 따라, 도 24는 도 6의 배치 구조 하에서, 데이터 구동과 터치 구동의 통합 구동에 따라, M개의 서브픽셀(SP_1, … , 도 24를 참조하면, 표시 모드 구간에, M개의 서브픽셀(SP-1, … , SP-M)과 연결된 데이터 라인(DL)으로 M개의 제1 펄스 신호(PS1)는, 터치 라인(TL)각 전기적으로 연결된 데이터 라인(DL)으로 순차적으로 인가되는 데이터 전술한 바와 같이, 표시 모드 구간 동안, 터치 구동에 이용되는 터치 라인(TL)과 터치 전극(TE)에도 데이터 전 도 24를 참조하면, 터치 모드 구간에, 터치 라인(TL)을 통해 터치 전극(TE)으로 터치 구동 신호(TDS)가 인가되 터치 모드 구간에 데이터 라인(DL)으로 인가되는 제2 펄스 신호(PS2)는, 터치 모드 구간에 터치 전극들(TE)에 또한, 터치 모드 구간에 데이터 라인(DL)으로 인가되는 제2 펄스 신호(PS2)는, 터치 모드 구간에 터치 전극들 이에 따라, 터치 모드 구간 동안, 터치 전극(TE)과 데이터 라인(DL) 간의 전압 차이 또는 터치 라인(TL)과 데이 도 25는 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 표시 모드 전술한 바와 같이, 표시 모드 구간에, M개의 서브픽셀(SP-1, … , SP-M)과 연결된 데이터 라인(DL)으로 M개의 이에 따라, 표시 모드 구간에, 터치 전극(TE)에도 제1 펄스 신호(PS1)가 인가된다. 한편, 도 21 및 도 23에 도시된 바와 같이, 터치 전극(TE)과 제2 전극 층(L13) 사이에는 절연층에 해당하는 봉 이로 인해, 표시 모드 구간에, 터치 전극(TE)에 제1 펄스 신호(PS1)가 인가됨에 따라, 제2 전극(E2)의 전압(예: 일 예로, 제1 펄스 신호(PS1)의 하이 레벨 전압과 로우 레벨 전압 간의 전압 차이(진폭)가 V1이라고 할 때, 제2 도 25를 참조하면, 표시 모드 구간에서, 제2 전극(E2)의 전압(예: EVSS)과 대응되는 전압일 수 있는 그라운드 이와 같이, 그라운드 전압이 흔들림에 따라, 표시패널(110)에서의 모든 신호들도 동일한 패턴으로 흔들릴 수 있 이때, 데이터 전압(VDATA) 또한, 동일한 패턴으로 흔들릴 수 있다. 공개특허 10-2018-0025475 -26-여기서, 모든 신호는 전압 레벨은 유지하면서 동일한 진폭으로 흔들린다. 전술한 바와 같이, 표시 모드 구간 동안, 그라운드 전압이 흔들림에 따라 모든 신호도 동일한 패턴으로 흔들리 도 26은 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 터치 모드 도 26을 참조하면, 터치 모드 구간에서도, 표시 모드 구간에서와 마찬가지 원리로 모든 신호들이 흔들릴 수 있 도 26을 참조하면, 터치 모드 구간 동안, 터치 전극(TE)으로 V2 진폭을 갖는 펄스 신호 타입의 터치 구동 신호 도 26를 참조하면, 터치 모드 구간에서, 제2 전극(E2)의 전압(예: EVSS)과 대응되는 전압일 수 있는 그라운드 이와 같이, 그라운드 전압이 흔들림에 따라, 표시패널(110)에서의 모든 신호들도 동일한 패턴으로 흔들릴 수 있 이때, 데이터 전압(VDATA) 또한, 동일한 패턴으로 흔들릴 수 있다. 여기서, 모든 신호는 전압 레벨은 유지하면서 동일한 진폭으로 흔들린다. 도 27은 본 실시예들에 따른 터치스크린 내장형 표시장치(100)가 유기발광표시장치인 경우, 통합 구동에 따른 전술한 바와 같이, 터치 모드 구간 동안, 터치 전극(TE)으로 터치 구동 신호(TDS)가 인가될 때, 터치 전극(TE) 또한, 터치 모드 구간 동안, 터치 전극(TE)으로 터치 구동 신호(TDS)가 인가될 때, 제2 전극(E2)의 전압도 터치 따라서, 터치 모드 구간 동안, 터치 전극(TE), 제2 전극(E2), 데이터 라인(DL) 모두로 위상이 동일한 신호가 인 이에 따라, 터치 전극(TE) 및 제2 전극(E2) 간의 기생 캐패시턴스(Cpara1), 터치 전극(TE) 및 데이터 라인(DL) 도 28은 본 실시예들에 따른 터치스크린 내장형 표시패널(110)에서, 봉지층(L14)의 두께(Tencap)에 따른 RC 지 도 28을 참조하면, TOE 구조의 터치스크린 내장형 표시패널(110)에 따르면, 봉지층(L14)의 두께(Tencap)가 작아 도 28을 참조하면, TOE 구조의 터치스크린 내장형 표시패널(110)에 따르면, 봉지층(L14)의 두께(Tencap)가 커지 전술한 바에 따르면, 최대 허용 RC 지연값(KD) 이하의 RC 지연이 되도록 하고, 최소 터치 성능(KP) 이상의 터치 결론적으로, 봉지층(L14)의 두께(Tencap)는 최대 허용 RC 지연값(KD), 최소 터치 성능(KP)에 해당하는 두께 이러한 관점에서, 봉지층(L14)의 두께(Tencap)는 5 마이크로 미터(μm) 이상일 수 있다. 이에 따르면, TOE (Touch On Encapsulation Layer) 구조를 갖는 터치스크린 내장형 표시패널(110)에서, 봉지층 공개특허 10-2018-0025475 도 29는 본 실시예들에 따른 터치스크린 내장형 표시장치(100)의 구동 방법에 대한 흐름도이다. 도 29를 참조하면, 본 실시예들에 따른 터치스크린 내장형 표시장치(100)의 구동 방법은, 표시 모드 구간에 표 표시 모드 구간에, 데이터 라인(DL)으로 각 서브픽셀 별 데이터 전압(VDATA)이 인가될 때, 데이터 라인(DL)과 터치 모드 구간에, 터치 라인(TL)을 통해 터치 전극(TE)으로 터치 구동 신호(TDS)가 인가될 때, 터치 라인(TL) 전술한 바와 같이, 표시 모드 구간과 터치 모드 구간에서 데이터 라인(DL) 및 터치 라인(TL)이 동일하게 구동됨 이상에서 설명한 바와 같은 본 실시예들에 의하면, 패드 개수를 저감할 수 있는 터치스크린 내장형 표시패널 또한, 본 실시예들에 의하면, 데이터 구동을 위한 데이터 전압과 터치 구동을 위한 터치 구동 신호를 동일한 통 또한, 본 실시예들에 의하면, 유기발광표시 타입(Organic Light-Emitting Display Type)의 터치스크린 내장형 또한, 본 실시예들에 의하면, 다른 디스플레이 타입에 비해 많은 장점을 갖는 유기발광표시패널에서 봉지층 상 이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 100: 터치스크린 내장형 표시장치도 1은 본 실시예들에 따른 터치스크린 내장형 표시장치의 시스템을 나타낸 도면이다. [0049]	Below, preferred embodiments of the present invention are described in detail with reference to the attached drawings, where the same reference numerals indicate identical components throughout the specification for clarity. The touch-screen-integrated display device (100) of the present invention comprises a display panel (110) and various circuits, providing both display functionality and touch-sensing capabilities. Display and touch modes may operate independently or overlap temporally. The display panel (110), also referred to as a touch-screen-integrated display panel, includes data lines (DL) and gate lines (GL) for image display and touch electrodes (TE) for touch sensing, enabling dual functionalities. During display mode, data driving circuits (DDC) apply video data voltages to the data lines for sequential subpixel scanning, while the touch electrodes remain in a floating state or are grounded. Conversely, during touch mode, the touch driving circuit (TDC) generates touch driving signals (TDS) applied to the touch electrodes via touch lines (TL), while data lines remain inactive. To minimize the number of pads on the display panel, the present invention integrates driving circuits, such as a unified driving circuit (IDC) that combines data and touch driving functionalities. This reduces the need for separate data and touch pads, simplifying panel design. In implementations involving organic light-emitting diode (OLED) panels, the invention utilizes a "Touch On Encapsulation" (TOE) structure, where touch electrodes and lines are placed on encapsulation layers (L14) above the OLED stack, minimizing interference with display functions while supporting high-precision touch sensing. This structure ensures optimized RC delay and touch performance by carefully designing the encapsulation layer thickness. The described embodiments demonstrate the advantages of integrating touch functionality in OLED panels and achieving efficient pad reduction and unified operation of display and touch systems.	1
1020180120915	이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 유리 기판 위에서 제1 영역에 배치된 제1 박막 트랜 여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소 다결정 반도체 물질을 포함하는 반도체 층은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 질화 이하 편의상, 유기발광 다이오드 표시장치에 사용하는 박막 트랜지스터의 경우에 대한 것을 중심으로 설명한다. < 실시 예 > 이하, 도 5 및 6을 참조하여 본 발명의 바람직한 실시 예에 의한 동일 기판 위에 서로 다른 특성의 박막 트랜지 본 발명의 바람직한 실시 예에 의한 유기발광 다이오드 표시장치용 박막 트랜지스터 기판은 기판(SUB) 위에 형 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동 이하, 도 6을 중심으로 본 발명의 바람직한 실시 예에 의한 유기발광 다이오드 표시장치용 박막 트랜지스터 기 제1 반도체 층이 형성된 기판(SUB)의 전체 표면 위에는 제1 게이트 절연막(GI1)이 증착되어 있다. 제1 게이트 게이트 요소들(SG, DG, ST1)이 형성된 기판(SUB)의 전체 표면 위에는 제2 게이트 절연막(GI2)이 증착되어 있다. 제2 반도체 층의 채널 영역(DA)은 제2 게이트 절연막(GI2)을 사이에 두고 구동 박막 트랜지스터(DT)의 게이트 제2 반도체 층이 형성된 기판(SUB)의 전체 표면 위에는 중간 절연막(ILD)이 증착되어 있다. 특히, 중간 절연막 질화막(SIN) 아래에는 다결정 반도체 물질을 포함하는 제2 반도체 층뿐만 아니라, 산화물 반도체 물질을 포함하 중간 절연막(ILD) 위에는 소스 요소가 형성되어 있다. 소스 요소에는, 스위칭 박막 트랜지스터(ST)의 소스 전 또한, 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은, 중간 절연막(ILD), 제2 게이트 절연막(GI2) 및 제1 게 구동 박막 트랜지스터(DT)의 소스 전극(DS)은, 중간 절연막(ILD)을 관통하는 소스 콘택홀(DSH)을 통해 소스 영 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)가 형성된 기판(SUB) 전체 표면 위에는 보호막 또는 평탄화 막(OC) 위에는 애노드 전극(ANO)이 형성되어 있다. 애노드 전극(ANO)은 화소 콘택홀(PH)을 통해 구동 애노드 전극(ANO)이 형성된 기판(SUN) 전체 표면 위에는 뱅크(BN)가 형성되어 있다. 뱅크(BN)에는 애노드 전극 이하, 도 7을 참조하여, 본 발명의 바람직한 실시 에에 의한 유기발광 다이오드 표시장치를 제조하는 방법을 설 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. 도면으로 설명하지 않았지만, 버퍼 층(BUF)을 증착하기 전에, 필요 버퍼 층(BUF) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium 제1 반도체 층이 형성된 기판(SUB) 위에 제1 게이트 절연막(GI1)을 증착한다. 제1 게이트 절연막(GI1)은, 산화 제1 게이트 절연막(GI1) 위에 게이트 금속 물질을 증착하고, 제2 마스크 공정으로 패턴하여 게이트 요소를 형성 게이트 요소가 형성된 기판(SUN) 전체 표면 위에 제2 게이트 절연막(GI2)을 증착한다. 제2 게이트 절연막(GI 제2 게이트 절연막(GI2) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly- 제2 반도체 층이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(ILD)을 증착한다. 중간 절연막(ILD)은 산화막 제4 마스크 공정으로 중간 절연막(ILD), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 패턴하여 콘택홀 중간 절연막(ILD) 위에 소스 금속을 증착하고 제5 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 소 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)가 형성된 기판(SUB) 전체 표면 위에 평탄화 막(OC)을 제6 마스크 공정으로 평탄화 막(OC)을 패턴하여 화소 콘택홀(PH)을 형성한다. 화소 콘택홀(PH)은 구동 박막 트 평탄화 막(OC) 위에 전극 물질을 증착하고, 제7 마스크 공정으로 패턴하여 애노드 전극(ANO)을 형성한다. 애노 애노드 전극(ANO)이 형성된 기판(SUB) 전체 표면 위에 뱅크(BN)을 도포한다. 제8 마크스 공정으로 뱅크(BN)를 개구부를 갖는 뱅크(BN) 위에 유기발광 층(OL)과 캐소드 전극(CAT)을 순차적으로 적층한다. 이로써, 뱅크(BN) 콘택홀들을 형성하는 S410 공정에서, 스위칭 드레인 콘택홀(SDH) 하나로 스위칭 박막 트랜지스터(ST)의 드레인 또한, 화소 콘택홀(PH)을 형성하는 S610 공정에서, 화소 콘택홀(PH)은 구동 드레인 콘택홀(DDH)과 완전히 중첩 본 발명에 의한, 박막 트랜지스터 기판은, 탑-게이트 구조를 갖고 산화물 반도체 물질을 포함하는 스위칭 박막 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 SL(GL): 스캔 배선(게이트 배선) PAS: 보호막도 6은 도 5에서 절취선 II-II'으로 자른 본 발명에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면	The preferred embodiment of the present invention provides a thin-film transistor (TFT) substrate for flat-panel display devices, particularly suited for organic light-emitting diode (OLED) displays, where a first TFT for switching and a second TFT for driving are formed on the same glass substrate, with the first located in a non-display area and the second in a display area; the driving TFT leverages a polycrystalline semiconductor layer for its high mobility (above 100 cm²/Vs), low power consumption, and reliability, while hydrogenation is performed to address vacancies in the polycrystalline structure by interposing a nitride layer containing hydrogen; the manufacturing process involves the sequential deposition of buffer layers, oxide semiconductors, and gate insulating layers (GI1, GI2), followed by patterning to form gate elements, then crystallizing amorphous silicon to produce a poly-Si layer for the driving TFT; intermediate insulating layers (ILD) are added, and source/drain electrodes are formed through patterned metal deposition, after which a planarization layer is applied and contact holes for pixel connections are etched; the anode electrode is then formed, followed by the deposition of bank layers with openings to define emission regions, and finally, an organic light-emitting layer and cathode are sequentially laminated, resulting in a top-gate structure with oxide and polycrystalline semiconductor materials integrated to achieve low-power, high-performance display functionality.	1
1020170165201	본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실 본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide -6-이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요 도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(100)과, 타이밍 표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 표시영역(AA) 및 영상 표시를 하지 않는 비표시영역 표시패널(100)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLm)과 다수의 게이트라인들(GL1~GLn)이 교차되고, 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 접속되고, 제n 픽셀라인(HLn)에 배치된 픽셀 타이밍 콘트롤러(200)는 호스트(100)로부터 제공받는 입력 영상데이터(DATA)를 표시패널(100)의 해상도에 맞게 타이밍 콘트롤러(200)는 게이트 타이밍 제어신호를 조절하여 블랙데이터 삽입 구간을 일정 기간마다 가변함으로 타이밍 콘트롤러(200)는 타이밍 제어신호들을 기초로 표시패널(100)의 픽셀라인들에 대한 디스플레이 구동 타이 또한, 타이밍 콘트롤러(200)는 센싱용 데이터를 기입하는 기간과 블랙 영상을 기입하는 기간이 중첩되지 않도록 디스플레이 구동이란 1 프레임 내에서 입력 영상 데이터(또는 영상 데이터전압)와 블랙 영상 데이터(또는 블랙 센싱 구동이란 특정 픽셀라인에 배치된 픽셀(P)들에 센싱용 데이터를 기입하여 해당 픽셀(P)들의 구동 특성을 데이터 구동부(300)는 데이터 제어신호를 기반으로 타이밍 콘트롤러(200)로부터 제공받는 입력 영상데이터 -7-게이트 구동부(400,500)는 레벨 쉬프터(400) 및 시프트레지스터(400)를 포함한다. 레벨 쉬프터(400)는 타이밍 도 2는 제1 실시 예에 따른 픽셀의 실시 예를 나타내는 도면이다. 도 2는 제1 픽셀라인에 배치된 픽셀들 중에 도 2를 참조하면, 제1 픽셀(P1)은 제1 유기발광다이오드(OLED), 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 데이터라인(DL1)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 본 발명에 의한 유기발광 표시장치는 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 도 3은 제1 픽셀라인에 인가되는 스캔신호 및 센스신호를 나타내는 도면이다. 도 4는 BDI 구동 방식을 설명하 도 3 내지 도 6을 참조하여, 제1 데이터라인과 연결되는 픽셀들의 BDI 구동을 살펴보면 다음과 같다. 도 3을 참조하면, 제1 스캔신호(SCAN1) 및 제1 센스신호(SEN1)는 출력기간이 1H 이상으로 설정되어 오버랩 구동 도 4를 참조하면, IDW 구동과 BDI 구동은 1 프레임 내에서 일정 시간차를 두고 연속해서 이루어진다. 동일 프레 -8-예컨대, 제1 영상데이터 기입 구간(IDW1) 동안, 제1 내지 제8 스캔신호들(SCAN1~SCAN8)의 데이터 기입용 스캔신 1H 기간의 제1 BDI 구간(BDI1) 동안, 서로 연속적인 8개 픽셀라인들에 BDI용 스캔신호(SCB)들이 동시에 인가된 1H 기간의 제1 프리챠지 구간(PRE1)은 제9 스캔신호(SCAN9)를 이용하여 9번째 픽셀라인(HL9)을 프리챠지하는 구 프로그래밍 구간(Tp), 발광 구간(Te) 및 BDI 구간(BDI) 동안의 제1 픽셀의 동작을 살펴보면 다음과 같다. 도 7은 프로그래밍 구간에 대응되는 제1 픽셀의 등가회로도이고, 도 8은 발광구간에 대응되는 제1 픽셀의 등가 도 3 및 도 7을 참조하면, 프로그래밍 구간(Tp)에서 스캔 트랜지스터(Tsc)는 영상 데이터 기입용 스캔신호(SC 도 3 및 도 8을 참조하면, 발광 구간(Te)에서 스캔 트랜지스터(Tsc)와 센스 트랜지스터(Tse)는 턴 오프 된다. 도 3 및 도 9를 참조하면, BDI 구간(Tb)에서 스캔 트랜지스터(Tsc)는 BDI용 스캔 신호(SCB)에 따라 턴 온 되어 도 3에 도시된 게이트신호를 이용하여 IDW 구동과 BDI 구동에서의 데이터 충돌을 방지하기 위한 구성을 살펴보 도 10 내지 도 12는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 A 영역과 B 영역으로 분할 구동 도 6에서 보는 바와 같이, 2 개의 픽셀라인들이 중첩적으로 구동되기 때문에 데이터 충돌(또는 데이터 뒤섞임) 본 명세서의 표시장치는 도 11과 같이 A 클럭군(CLKA1~CLKAk)에 따라 A 영역을 IDW 구동시킴과 동시에 B 클럭군 A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)은 위상이 분리되어 있기 때문에, A 영역의 제1 픽셀라인에 대 도 13 및 도 14는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 복수의 A 영역들과 복수의 B 영역 시프트레지스터(500)에서, A 영역들의 게이트라인들을 구동하는 스테이지들에는 A 클럭군(CLKA1~CLKAk)이 입력 도 14에는 A 클럭군(CLKA1~CLKAk)과 게이트 스타트 신호의 제1 펄스에 따라 픽셀 어레이의 최상부 A 영역에서부 도 15는 도 1의 게이트 구동부에 포함된 스테이지들의 접속 구성을 보여주는 도면이다. 도 16은 도 15의 일 스 도 15를 참조하면, 시프트레지스터(500)는 종속적(cascade)으로 접속된 다수의 스테이지들(STG1~STGn)을 포함하 스테이지들(STG1~STGn)은 표시장치가 파워 온(Power on)될 때에 입력되는 글로벌 초기화신호(QRST)에 의해 동시 도 16을 참조하면, 제i(i는 정수) 스테이지(STGi)는 Q 노드의 전압에 따라 클럭(CRCLK, SCCLK, SECLK)을 게이 제1 풀업 트랜지스터(T31)는 Q 노드에 연결되는 게이트전극, 캐리클럭(CRCLK)을 입력받는 제1 전극, 제1 출력단 제2 풀업 트랜지스터(T32)는 Q 노드에 연결되는 게이트전극, 스캔클럭(SCCLK)을 입력받는 제1 전극, 제2 출력단 제3 풀업 트랜지스터(T33)는 Q 노드에 연결되는 게이트전극, 센스클럭(SECLK)을 입력받는 제1 전극, 제3 출력단 제1 풀다운 트랜지스터(T41)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제2 풀다운 트랜지스터(T42)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제3 풀다운 트랜지스터(T43)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 인버터(INV)는 Q 노드와 QB 노드의 전압을 상반되게 제어한다. 도 17 및 도 18은 실시 예에 따른 게이트클럭들과 시프트레지스터의 연결관계를 나타내는 도면들이다. 도 17 및 도 18을 참조하면, 타이밍 콘트롤러(500)는 캐리클럭(CRCLK), 스캔클럭(SCCLK), 센스클럭(SECLK) 각각 그 결과, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 1 프레임 내에서, 타이밍 콘트롤러(500)는 A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 캐리클럭들과 B 클럭군(B1~B8, 클럭신호들의 구체적인 실시 예를 살펴보면 다음과 같다. 도 19 내지 도 26은 각각 제1 내지 제8 클럭신호 그룹을 나타내는 도면들이다. 도 19a, 19b, 19c들 각각은 제1 타이밍 콘트롤러(200)는 1 프레임 동안 제1 내지 제8 클럭신호 그룹들(GCLK1~GCLK8) 중에서 어느 하나의 클럭신 도 19내지 도 26을 참조하면, 1 클럭 주기는 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 IDW/SDW용 캐리클럭들, BDI용 캐리클럭들, IDW/SDW용 스캔클럭들 및 IDW/SDW용 센스클럭들의 위상은 서로 동기 도 19 내지 도 26에서와 같이, 제1 내지 제8 클럭신호 그룹들 각각에 속한 캐리클럭(CRCLK), 스캔클럭(SCCLK) 제1 내지 제8 클럭신호 그룹들에 속한 캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들 제1 클럭신호 그룹(GCLK1)의 BDI용 캐리클럭들은 제8k 픽셀라인의 데이터기입 기간과 제8k+1 픽셀라인의 데이터 스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들(온 전압 구간들)을 갖는다. 제1 및 센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 2개씩의 펄스 구간들(온 전압 구간)을 갖는다. 이 펄스 구간들은 -12-타이밍 콘트롤러(500)는 제1 내지 제8 클럭신호 그룹들 중에서 어느 하나의 클럭신호 그룹을 선택하여 BDI 기간 도 27은 타이밍 콘트롤러(500)가 클럭신호 그룹을 선택하여 BDI 기간의 타이밍을 가변하는 실시 예를 나타내는 도 27을 참조하면, 타이밍 콘트롤러(500)는 프레임마다 서로 다른 클럭신호 그룹을 출력한다. 이하 본 명세서 예컨대, 타이밍 콘트롤러(500)는 제1 프레임(Frame#1) 동안 제1 클럭신호 그룹(GCLK1)을 출력한다. 그 결과, 이와 같이 본 발명은 프레임마다 BDI 기간을 가변하여, BDI 기간에 인접한 수평기간에 데이터를 기입하는 픽셀 BDI 기간에 인접한 수평기간에 데이터를 기입하는 픽셀라인들에 휘도 편차가 발생하는 이유를 살펴보면 다음과 도 28은 8 번째 수평기간에 이어서 BDI 기간 및 프리챠지 기간을 진행하는 클럭신호들의 타이밍을 나타내는 도 도 28 및 도 29에서와 같이, 오버랩 구동을 할 때에는 i(i는 n이하의 자연수)번째 픽셀의 프로그래밍 구간(Tp) 제6 수평기간(6_H) 동안 제6 및 제7 센스신호들(SEN6,SEN7)은 턴-온 전압이고, 이에 따라 제6 및 제7 픽셀들 제7 수평기간(7_H) 동안 제7 및 제8 센스신호들(SEN7,SEN8)은 턴-온 전압이고, 이에 따라 제7 및 제8 픽셀들 제8 수평기간(8_H) 동안 제8 센스신호(SEN)는 턴-온 전압이고, 이에 따라 제8 픽셀(P8)의 제2 노드(Ns)와 기준 살펴본 바와 같이, 제6 픽셀(P6)의 제2 노드(Ns)와 제7 픽셀(P7)의 제2 노드(Ns)는 기준전압(Vref)으로부터 "2I 또한, BDI 기간 동안 표시패널(100)에는 낮은 전압레벨의 블랙 데이터전압이 인가된 상태에서, 이어지는 프리챠 -13-이처럼 BDI 기간에 인접한 제8 수평기간(8_H) 및 제9 수평기간(9_H)에서 데이터전압이 기입되는 제8 픽셀(P8) 이에 반해서, 본 발명은 도 27에서와 같이, 프레임 단위로 BDI 기간을 가변하기 때문에 휘도 편차가 발생하는 특히, 타이밍 콘트롤러(500)는 BDI 기간을 불규칙적으로 변경함으로써 휘도 편차가 발생하는 라인이 육안으로 도 30은 제2 실시 예에 의한 픽셀 구조를 나타내는 도면이고, 도 31은 도 30에 도시된 픽셀 구조를 구동하는 구 도 30 및 도 31을 참조하면, 픽셀(P)은 유기발광다이오드(OLED), 구동 트랜지스터(DT), 스토리지 커패시터 제1 데이터라인(DL1)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 제2 실시 예에 의한 픽셀 구조는 스캔 트랜지스터(Tsc)와 센스 트랜지스터(Tse)들이 모두 스캔라인(SLA)을 통해 도 32는 제2 실시 예에 의한 픽셀회로를 구동하기 위한 스캔신호를 생성하는 시프트레지스터의 일 스테이지를 도 32를 참조하면, 제i(i는 정수) 스테이지(STGi)는 Q 노드의 전압에 따라 클럭신호(CRCLK, SCCLK, SECLK)를 도 32에 도시된 스테이지는 도 16에 도시된 스테이지에서 제3 풀업 트랜지스터(T33) 및 제3 풀다운 트랜지스터 제2 실시 예에 의한 시프트레지스터에 인가되는 캐리클럭(CRCLK) 및 스캔클럭(SCCLK)들은 전술한 제1 실시 예에 또한, 타이밍 콘트롤러(500)는 제1 게이트클럭 그룹(GCLK1) 내지 제8 케이트클럭 그룹(GCLK8)들 중에서 어느 하 도 33 및 도 34는 제2 실시 예에 의한 픽셀 구조에서, 수직 블랭크 기간 동안 실시간 센싱이 수행되는 것을 보 도 33 및 도 34를 참조하면, 타이밍 콘트롤러(200)는 타이밍 제어신호들(GDC,DDC)을 기초로 각 프레임의 수직 SDW 구동 기간은 BDI 구동 기간과 중첩되지 않는 범위 내에서 설정된다. 예컨대, 도 34에서와 같이, SDW 구동 도 2에 도시된 제1 실시 예에 의한 픽셀 구조는 스캔라인(SLA)과 센스라인(SLB)이 분리되기 때문에, BDI 구동 이에 반해서, 제2 실시 예에서는 SDW 구동 기간 또는 BDI 구동 기간에서 스캔 트랜지스터(Tsc)와 센스 트랜지스 또한, 타이밍 콘트롤러(500)는 매 프레임마다 SDW 구동 기간을 변경한다. BDI 구동 기간이 프레임마다 변경될 이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 100: 표시패널 200: 타이밍 콘트롤러	Referring to FIG. 1, a thin-film transistor (TFT) (120) is disposed on a substrate (110). The TFT (120) includes a gate electrode (121) formed on the substrate (110), covered by a gate insulation layer (111), which electrically isolates it from the active layer (122). The active layer (122) is positioned above the gate electrode (121), and an etch stopper layer (112) is placed over the active layer (122) to prevent over-etching during processing. The TFT (120) further includes source and drain electrodes (123, 124), formed over the active layer (122) and etch stopper layer (112). A first planarization layer (113) is disposed over the TFT (120) to provide a smooth surface for subsequent layers. Above the first planarization layer (113), a metal layer (140) is placed. The metal layer (140) may serve as a reflective layer, reflecting light emitted by the emission layer (132) towards the cathode (133) to enhance luminance efficiency. A second planarization layer (115) covers the first planarization layer (113) and the metal layer (140). This second planarization layer (115) is designed to smooth out any irregularities caused by the underlying metal layer. The thickness of this layer is greater than the height of the irregularities on the metal layer. Above the second planarization layer (115), a light-emitting device (130) is disposed, which overlaps with the metal layer (140). The light-emitting device (130) includes an anode, an emission layer (132), and a cathode (133). The configuration ensures that the emission layer emits light efficiently, with the reflected light from the metal layer further improving brightness. Unlike comparative examples (FIG. 2), where no second planarization layer is applied over the metal layer, this configuration significantly reduces the optical and electrical irregularities caused by the uneven surface of the metal layer. As shown in FIG. 3, the proposed configuration leads to enhanced light uniformity and device reliability. This structure exemplifies the innovative design of an organic light-emitting display (OLED) device as per this invention, aiming to optimize luminance and enhance operational stability. The described embodiments can be adjusted and modified within the scope of the invention to accommodate various manufacturing requirements.	1
1020150191569	도 4 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른, 유기 발광 다이오드 제조용 도가니(100)는 기능층 재 제1 도가니 몸통(110) 및 제2 도가니 몸통(120)은 원통형으로, 각각의 도가니 몸통(110, 120)의 하 측은 닫혀 제1 도가니 몸통(110)에는 유기 발광 다이오드의 기능층 재료가 수용될 수 있다. 제1 도가니 몸통(110)은 제2 제1 도가니 몸통(110)이 원통형일 경우 제1 도가니 몸통(110)의 내측 공간은 제1 지름(L1)을 가지도록 제1 도가니 몸통(110)의 밑면은 제2 도가니 몸통(120)의 밑면과 밀착되도록 구성된다. 도 4를 참조하면, 제1 도 제1 도가니 몸통(110)의 외측면과 제2 도가니 몸통(120)의 내측면 사이의 이격거리(D1)는 상온에서 0 보다 크도 구체적으로, 제1 도가니 몸통(110)은 제1 열팽창 계수를 가지는 물질로 형성된다. 제2 도가니 몸통(120)은 제2 제2 도가니 몸통(120)은 가열부로부터 전달받은 열에너지를 제1 도가니 몸통(110)에 열전도 하도록 구성된다. 기화 조건에서 이격거리(D1)가 0 이 될 때, 제1 도가니 몸통(110)과 제2 도가니 몸통(120) 사이에 공간이 없을 부연 설명하면, 기능층 물질(200)은 산소와 수소에 손상될 수 있는 재료이기 때문에, 진공 분위기의 챔버에서 단 이에 제한되지 않으며, 실질적으로 오차 범위 또는 공차를 고려하여, 기능층 재료(200)의 기화 가능한 온도 부연 설명하면, 상온에서는 제1 도가니 몸통(110)과 제2 도가니 몸통(120)은 서로 이격되기 때문에, 제1 도가니 공개특허 10-2017-0059302 제1 도가니 몸통(110)의 원통부의 두께는 제1 두께(T1)를 가지도록 구성된다. 제2 도가니 몸통(120)의 원통부의 제2 도가니 몸통(120)은 기구적인 안정성과 신뢰성을 가지도록 구성될 수 있다. 예를 들면, 제2 도가니 몸통 예를 들면, 제2 두께(T2)가 제1 두께(T1)보다 두꺼울 경우, 제2 도가니 몸통(120)은, 제1 도가니 몸통(110)이 제1 도가니 몸통(110)은 열 팽창 및 열 수축 특성을 가지도록 구성될 수 있다. 예를 들면, 제1 도가니 몸통 제1 도가니 몸통(110)은, 제조 공정이 끝난 후 열 팽창 또는 열 수축에 의해서 달라 붙은 기능층 재료(200)를 예를 들면, 제1 도가니 몸통(110)을 형성하는 물질의 열 팽창 계수가 클수록 제1 도가니 몸통(110) 내벽에 달라 제1 도가니 몸통(110)과 제2 도가니 몸통(120)을 이루는 물질의 용융점은 가열부의 온도보다 높은 것을 특징으 제1 도가니 몸통(110)은 예를 들면, 티타늄(Ti)으로 이루어 질 수 있다. 단 이에 제한되지 않는다. 제2 도가니 표 1을 참조하면, 제1 도가니 몸통(110)과 제2 도가니 몸통(120)에 적용 가능한 물질들의 용융점과 열팽창 계수 용융점(℃)열팽창 계수(10-6K-1) 분출부(130)는 제1 도가니 몸통(110)의 상 측의 개방부를 덮는다. 분출부(130)는 제1 도가니 몸통(110)의 상단 분출부(130)는 제1 도가니 몸통(110)과 동일한 물질로 이루어질 수 있다. 도 6을 참조하면, 도가니(100)의 제1 도가니 몸통(110)은 열 팽창되어 제2 도가니 몸통(120)과 밀착되어 있다. 공개특허 10-2017-0059302 특히 제1 도가니 몸통(110)과 제2 도가니 몸통(120)은 밀착되어 열전도되기 때문에 가열부(610)에서 발생된 열 도 7은 본 발명의 일 실시예에 따른 도가니의 열 수축 상태를 개략적으로 설명하는 단면도이다. 도 7을 참조하면, 도가니(100)의 제1 도가니 몸통(110)은 열 수축되어 제2 도가니 몸통(120)과 이격되어 있다. 또한 도가니(100)의 냉각은 제1 도가니 몸통(110)과 제2 도가니 몸통(120)을 같이 냉각하거나 또는 제1 도가니 도 8을 참조하면, 먼저 도가니의 내부에 기능층 재료를 배치한다(S810). 예를 들면, 도가니는 제1 열팽창 계수를 가지는 제1 도가니 몸통 및 제1 도가니 몸통의 외 측면에 배치되어 제1 그 다음 도가니를 가열시켜 기능층 재료를 기화시킨다(S820). 그 다음 도가니의 가열을 중단하여 기능층 재료의 일부가 달라 붙게 한다(S830). 제조 공정이 끝나면, 도가니의 가열을 중지한다. 도가니의 온도는 예를 들면 상온이 될 수 있다. 도가니의 가열 그 다음 제1 도가니 몸통을 냉각한다(S840). 제1 도가니 몸통이 열 수축(냉각)되면 달라 붙은 기능층 재료의 표면에 크랙 또는 홈이 형성될 수 있다. 제1 도가니 몸통은 예를 들어, 제1 도가니를 냉동 챔버에 일정 시간 보관함으로 실시할 수 있다. 온도는 예를 제1 도가니 몸통은 예를 들어, 제1 도가니의 내부에 냉각제를 공급함으로 실시할 수 있다, 냉각제는 예를 들면, 몇몇 실시예에서는, 냉각된 제1 도가니 몸통은 다시 가열될 수 있다. 제1 도가니 몸통이 열 팽창되면, 기능층 몇몇 실시예에서는, 달라 붙은 기능층 재료 표면에 홈 또는 크랙을 생성한 다음 제1 도가니 몸통에 냉동시 부피 몇몇 실시예에서는, 도가니(100)를 가열하는 가열부가 도가니(100) 주변에 배치될 수 있다. 가열부는 열선을 포 몇몇 실시예에서는, 도가니(100)는 분출부(130)의 온도 편차를 저감하기 위한 추가적인 구성요소들을 더 포함하 본 발명의 몇몇 실시예에 따르면, 도가니는 제1 열팽창 계수를 가지도록 구성된 제1 도가니 몸통 및 제1 도가니 제1 도가니 몸통의 일 단면의 형상은 제1 지름을 가지는 원통형이고, 제2 도가니 몸통의 일 단면의 형상은 제2 본 발명의 몇몇 실시예에 따르면, 제1 열팽창 계수를 가지는 제1 도가니 몸통 및 제1 도가니 몸통의 외 측면에 또한 냉각된 제1 도가니 몸통을 가열하면, 냉각된 기능층 재료 표면에 발생된 손상이 더 증가될 수 있다. 그리 제1 도가니 몸통을 냉각하는 단계는, 제1 도가니 몸통에 냉각제를 공급하는 방식으로도 가능하다. 냉각제는 액 또는 제1 도가니 몸통을 냉각 하는 단계는, 제1 도가니 몸통을 냉동 챔버에 투입하는 방식으로도 가능하다. 제1 -10-100 : 도가니도 4는 본 발명의 일 실시예에 따른 도가니를 개략적으로 도시한 단면도이다.	Referring to FIGS. 4 and 5, a crucible (100) for fabricating an organic light-emitting diode (OLED) according to an embodiment of the present invention comprises a first crucible body (110) and a second crucible body (120), which are cylindrical in shape. The bottom portions of both crucible bodies (110, 120) are sealed. The first crucible body (110) accommodates the functional layer material for the OLED and is configured to fit snugly with the bottom surface of the second crucible body (120). In the cylindrical configuration, the internal space of the first crucible body (110) has a diameter (L1), while the spacing (D1) between the outer surface of the first crucible body (110) and the inner surface of the second crucible body (120) is greater than zero at room temperature. The first crucible body (110) is made of a material with a first thermal expansion coefficient, whereas the second crucible body (120) is made of a material with a second thermal expansion coefficient. The second crucible body (120) transfers thermal energy from a heating source to the first crucible body (110), ensuring efficient heat conduction. When heated to vaporize the functional layer material (200), the spacing (D1) reduces to zero, causing the first and second crucible bodies (110, 120) to make contact, thereby eliminating any gap between them. This tight contact enhances heat transfer. The functional layer material (200) is typically processed in a vacuum environment to prevent degradation caused by exposure to oxygen or hydrogen. The first crucible body (110) is designed to have a thickness (T1) suitable for thermal expansion and contraction. The second crucible body (120) may have a greater thickness (T2) than the first crucible body (110) for increased mechanical stability. Both bodies are constructed from materials with melting points higher than the maximum operating temperature of the heating element. For example, the first crucible body (110) can be made of titanium (Ti), though other materials are also applicable. The crucible further includes a nozzle portion (130) that covers the upper opening of the first crucible body (110). The nozzle portion (130) may be made of the same material as the first crucible body (110) to ensure consistent thermal properties. During operation, heat generated by the heating unit causes the first crucible body (110) to expand thermally, ensuring close contact with the second crucible body (120). When the heating process ceases, the first crucible body (110) cools and contracts, creating a gap (D1) between the two bodies. In some embodiments, cooling is achieved by introducing a coolant into the first crucible body (110) or by placing it in a refrigeration chamber. The cooling process may create cracks or grooves on the adhered functional material, facilitating its removal during cleaning or subsequent heating cycles. The design ensures efficient heat transfer during operation and enables easy cleaning or reuse of the crucible by leveraging the material properties and thermal expansion behaviors of the crucible components.	1
1020160111624	도 1을 참조하면, 기판(110) 상에 박막 트랜지스터(120)가 배치된다. 박막 트랜지스터(120)는 표시 장치의 구동 도 1을 참조하면, 박막 트랜지스터(120)의 게이트 전극(121)이 기판(110) 상에 배치된다. 게이트 전극(121)은 도 1을 참조하면, 게이트 전극(121) 상에 게이트 절연층(111)이 배치된다. 게이트 절연층(111)은 게이트 전극 도 1을 참조하면, 게이트 절연층(111) 상에 액티브층(122)이 배치된다. 액티브층(122)은 게이트 전극(121)과 중 도 1을 참조하면, 액티브층(122) 상에 에지 스토퍼(etch stopper; 112)가 배치된다. 에지 스토퍼(112)는, 에칭 도 1을 참조하면, 액티브층(122) 및 에지 스토퍼(112) 상에 소스 전극(123) 및 드레인 전극(124)이 배치된다. 도 1을 참조하면, 박막 트랜지스터(120) 상에 제1 평탄화층(113)이 배치된다. 제1 평탄화층(113)은 박막 트랜 도 1을 참조하면, 제1 평탄화층(113) 상에 비평탄한 형상을 갖는 금속층(140)이 배치된다. 예를 들면, 금속층 또한, 금속층(140)은 발광층(132)에서 발광된 광을 캐소드(133) 측으로 반사시키는 반사층으로 기능할 수 있다. 도 1을 참조하면, 제1 평탄화층(113) 및 금속층(140) 상에 제2 평탄화층(115)이 배치된다. 제2 평탄화층(115)은 제2 평탄화층(115)은 하부에 배치된 금속층(140)의 복수의 볼록부를 덮어야 하므로, 복수의 볼록부의 높이 보다 도 1을 참조하면, 제2 평탄화층(115) 상에 금속층(140)과 중첩하도록 발광 소자(130)가 배치된다. 발광 소자 또한, 본 발명의 일 실시예에 따른 발광 표시 장치(100)에서는 제1 평탄화층(113) 및 금속층(140) 상에 제2 평 도 2를 참조하면, 비평탄한 형상을 갖는 제1 평탄화층(113) 상에 비평탄한 형상을 갖는 금속층(140)이 이에, 비교예에 따른 발광 표시 장치(900)는 제1 평탄화층(113), 금속층(140), 애노드(931), 발광층(932) 및 캐 이에 반해, 본 발명의 일 실시예에 따른 발광 표시 장치(100)에서는 제1 평탄화층(113) 및 금속층(140) 상에 제 또한, 비교예에 따른 발광 표시 장치(900)에서는 제1 평탄화층(113), 금속층(140), 애노드(931), 발광층(932) 이에 반해, 본 발명의 일 실시예에 따른 발광 표시 장치(100)는 제1 평탄화층(113) 및 금속층(140) 상에 제2 평도 1은 본 발명의 일 실시예에 따른 발광 표시 장치의 단면도이다. [0021]	Referring to FIG. 1, a thin-film transistor (TFT) (120) is arranged on the substrate (110), serving as a core component for driving the display device. The gate electrode (121) of the TFT (120) is placed on the substrate (110), overlaid by a gate insulation layer (111), which electrically isolates the gate electrode. An active layer (122) is deposited above the gate insulation layer (111), positioned to overlap the gate electrode (121). To enhance patterning precision, an etch stopper (112) is formed atop the active layer (122), protecting it during the etching process. Above the active layer (122) and the etch stopper (112), the source electrode (123) and drain electrode (124) are arranged, facilitating charge transport. The entire TFT structure is covered by a first planarization layer (113), which smoothens the surface for subsequent layers. A metal layer (140) with a non-planar shape is then deposited over the first planarization layer (113), potentially functioning as a reflective layer to direct light from the light-emitting layer (132) towards the cathode (133). The structure further incorporates a second planarization layer (115) over the metal layer (140), ensuring coverage of the metal layer's non-planar features. The second planarization layer (115) is designed with sufficient thickness to encapsulate the metal layer’s protrusions. Finally, a light-emitting device (130) is formed on the second planarization layer (115), aligned to overlap the metal layer (140) for enhanced light efficiency. Compared to conventional devices (e.g., the display device (900) shown in FIG. 2), which suffer from uneven interfaces and reduced light efficiency, the embodiment of the display device (100) described in this invention achieves improved planarization and reflective properties by incorporating a secondary planarization layer. This layered configuration enhances both optical performance and structural stability.	1
1020150166459	또한, 터치 디스플레이 패널(110)에는, 다수의 터치 전극(TE)이 배치되거나 내장될 수 있으며, 터치 전극(TE)과 데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터(또는 입력 데이터)를 수신하고, 영상 데이터를 아 공개특허 10-2020-0002467 도 2를 참조하면, 터치 디스플레이 패널(110)에는 다수의 터치 전극(TE)과, 터치 전극(TE)을 터치 구동 회로 -9-이러한 터치 전극(TE)은 터치 디스플레이 패널(110) 상에 배치되거나, 내장될 수 있다. 그리고, 터치 전극(TE) 일 예로, 터치 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 터치 전극(TE)은 터치 디스플레이 패널 즉, 공통 전극(COM)이 터치 디스플레이 패널(110)에 분할된 구조로 배치되어, 터치 센싱을 위한 터치 전극(TE) 이러한 터치 전극(TE)은 터치 디스플레이 패널(110)에 배치된 터치 라인(TL)을 통해 터치 구동 회로(150)과 연 터치 구동 회로(150)은, 터치 라인(TL)을 통해 터치 전극(TE)과 연결되는 터치 센싱 회로와, 터치 센싱 회로를 터치 센싱 회로는, 다수의 터치 전극(TE)으로 터치 구동 신호(TDS)를 출력하고 다수의 터치 전극(TE)으로부터 이러한 터치 센싱 회로는, 터치 전극(TE)과 일대일로 연결되어 터치 센싱 신호(TSS)를 수신할 수 있다. 즉, 터 또는, 터치 전극(TE)이 구동 전극과 센싱 전극으로 구분되어 배치되고, 터치 센싱 회로는 구동 전극 및 센싱 전 터치 디스플레이 패널(110)에 포함된 공통 전극을 터치 전극(TE)으로 이용하는 경우, 디스플레이 구동 기간에 이러한 터치 전극(TE)과 게이트 라인(GL), 데이터 라인(DL) 사이에 형성되는 기생 캐패시턴스(Cp)를 방지하기 터치 센싱이 디스플레이 구동과 동시에 수행되는 경우, 터치 전극(TE)으로 터치 구동 신호(TDS)가 인가된다. 그 이때, 터치 디스플레이 패널(110)에 포함된 공통 전극(COM)이 터치 전극(TE)으로 이용되는 경우, 터치 전극(T 즉, 터치 구동 신호(TDS)는 시간에 따라 전압이 변화하므로, 터치 구동 신호(TDS)가 인가된 공통 전극(COM)과 일 예로, 터치 라인(TL)과 동일한 방향으로 배치되는 데이터 라인(DL)에 의해 형성되는 기생 캐패시턴스(Cp)가 도 6은 본 발명의 실시예들에 따른 터치 디스플레이 장치(100)에서, 터치 라인(TL)과 데이터 라인(DL) 사이의 따라서, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과 터치 구동 신호(TDS)가 인가되는 터치 라인(TL) 사 이러한 실딩 패턴은, 데이터 라인(DL)과 터치 라인(TL) 사이에 배치되며, 일부분이 데이터 라인(DL) 및 터치 라 이러한 실딩 패턴이 데이터 라인(DL)과 터치 라인(TL) 사이에 배치됨으로써, 데이터 라인(DL)과 터치 라인(TL) 또한, 실딩 패턴으로 터치 라인(TL)으로 인가되는 터치 구동 신호(TDS)와 대응되는 신호가 인가될 수 있다. 여 이와 같이, 실딩 패턴으로 터치 구동 신호(TDS)와 대응되는 신호가 인가됨에 따라, 실딩 패턴과 터치 라인(TL) 전술한 예시는, 데이터 라인(DL)과 터치 라인(TL) 사이에 실딩 패턴에 배치된 구조를 예시로 설명하고 있으나, 또한, 실딩 패턴이 적용된 구조에서 터치 라인(TL)의 로드를 저감시키며, 디스플레이 구동 성능의 저하를 방지 게이트 절연층(202) 상에 액티브층(203), 소스/드레인 전극(204)이 배치되고, 소스/드레인 전극(204) 상에 적어 제1 보호층(205) 상에 평탄화층(206)이 배치될 수 있으며, 평탄화층(206) 상에 적어도 하나의 제2 보호층(207) 제2 보호층(207) 상에 공통 전극(COM)이 배치되고, 공통 전극(COM) 상에 픽셀 절연층(208)과 픽셀 전극(PXL)이 여기서, 공통 전극(COM)은, 터치 센싱을 위한 터치 구동 신호(TDS)가 인가되는 터치 전극(TE)일 수 있다. 즉, 따라서, 공통 전극(COM)은, 터치 라인(TL)과 전기적으로 연결되어 터치 라인(TL)을 통해 공급되는 터치 구동 신 이때, 공통 전극(COM)은, 일부분이 터치 라인(TL)과 데이터 라인(DL) 사이에 배치될 수 있다. 또한, 공통 전극 즉, 공통 전극(COM)은, 터치 전극(TE)의 기능을 제공함과 동시에, 일부분이 데이터 라인(DL)과 터치 라인(TL) 이와 같이, 공통 전극(COM)의 일부분이 실딩 패턴의 기능을 제공함에 따라, 마스크 수의 증가 없이 터치 라인 여기서, 공통 전극(COM)과 터치 라인(TL) 사이에는, 터치 라인(TL)의 로드를 저감시켜주기 위한 터치 로드 저감 그리고, 터치 라인(TL)과 공통 전극(COM)은, 터치 로드 저감층(300)에 형성된 제1 컨택홀(CH1)을 통해 서로 전 다수의 터치 라인(TL) 각각은, 터치 전극(TE)의 기능을 하는 공통 전극(COM) 중 하나의 공통 전극(COM)과 적어 그리고, 터치 로드 저감층(300)에서 제1 컨택홀(CH1)이 형성되지 않는 부분의 제1 너비(W1)는, 제1 컨택홀(CH 또한, 이러한 터치 로드 저감층(300)의 부분에 따른 너비는 각각의 터치 로드 저감층(300)마다 동일할 수 있다. 한편, 터치 라인(TL)과 공통 전극(COM) 사이에 배치되는 터치 로드 저감층(300)은, 공통 전극(COM)과 픽셀 전극 이는 터치 로드 저감층(300)이, 공통 전극(COM)과 픽셀 전극(PXL) 사이에 배치될 경우, 공통 전극(COM)과 픽셀 즉, 본 발명의 실시예들에 따른 터치 디스플레이 장치(100)에서, 터치 라인(TL)과 데이터 라인(DL) 사이에 공통 또한, 공통 전극(COM) 상에는 터치 로드 저감층(300)이 배치되며, 이러한 터치 로드 저감층(300)은 공통 전극 그리고, 이러한 터치 로드 저감층(300)은, 공통 전극(COM)과 터치 라인(TL)이 중첩하는 영역에 배치될 수 있다. 이를 통해, 실딩 패턴과 터치 라인(TL) 사이의 로드를 저감시켜 터치 센싱의 성능을 개선하며, 터치 로드 저감 이러한 터치 로드 저감층(300)은, 도 7에 도시된 예시와 같이, 각각의 서브픽셀(SP)마다 배치될 수도 있다. 그 도 9와 도 10은 본 발명의 실시예들에 따른 터치 디스플레이 장치(100)에서, 실딩 패턴과 터치 로드 저감층 공개특허 10-2020-0002467 도 9는 인접한 세 개의 서브픽셀(SP)에서 하나의 터치 로드 저감층(300)이 배치된 평면 구조의 예시를 나타낸 도 9와 도 10을 참조하면, 인접한 세 개의 서브픽셀(SP)이 배치된 영역에서 하나의 터치 라인(TL)이 배치될 수 그리고, 터치 라인(TL)과 데이터 라인(DL) 사이에는 공통 전극(COM)이 배치되어, 터치 라인(TL)과 데이터 라인 또한, 터치 로드 저감층(300)은, 터치 라인(TL)이 배치되는 영역에서 터치 라인(TL)과 공통 전극(COM) 사이에 이와 같이, 터치 라인(TL)이 일부 데이터 라인(DL) 상에만 배치되는 경우, 터치 라인(TL)이 배치되지 않는 영역 이러한 공통 전극 보상 패턴(400)은, 데이터 라인(DL) 상에 터치 라인(TL)이 배치되지 않는 영역에서 공통 전극 즉, 터치 라인(TL)을 배치하는 공정에서, 터치 라인(TL)이 배치되지 않는 영역에 터치 라인(TL)과 동일한 물질 한편, 공통 전극(COM)이 실딩 패턴의 기능을 제공하기 위해, 픽셀 전극(PXL)보다 하부에 배치되므로, 이러한 공 도 11은 픽셀 전극(PXL)이 연결 패턴(CP)을 통해 소스/드레인 전극(204)과 연결되는 평면 구조의 예시를 나타낸 일 예로, 평탄화층(206) 상에 제2 보호층(207)이 배치되고, 제2 보호층(207) 상에 공통 전극(COM)이 배치된다. 이때, 평탄화층(206) 및 제2 보호층(207)의 적어도 일부분 상에 공통 전극(COM)과 절연된 연결 패턴(CP)이 배치 연결 패턴(CP) 상에는 픽셀 절연층(208)이 배치되고, 픽셀 절연층(208) 상에 픽셀 전극(PXL)이 배치된다. 그리 따라서, 픽셀 전극(PXL)의 하부에 배치되는 공통 전극(COM)을 배치하는 공정에서 연결 패턴(CP)을 배치하고, 연 이때, 픽셀 전극(PXL)과 소스/드레인 전극(204)을 연결하기 위한 컨택홀이 증가함에 따라, 터치 라인(TL)과 공 즉, 도11에 도시된 예시와 같이, 제1 컨택홀(CH1)이 게이트 전극(201)이 배치되는 영역에 배치되지 않고, 서브 또한, 터치 라인(TL)의 하부에 위치하는 터치 로드 저감층(300)은, 터치 로드 저감층(300)의 하부에 배치되는 즉, 도 12에 도시된 G-G' 단면의 예시와 같이, 공통 전극(COM)이 터치 라인(TL)과 데이터 라인(DL) 사이의 기생 공개특허 10-2020-0002467 이와 같이, 터치 로드 저감층(300)이, 공통 전극(COM)을 감싸는 형태로 배치됨으로써, 터치 로드 저감층(300)의 그리고, 터치 라인(TL)과 공통 전극(COM)의 단락을 방지할 수 있는 구조를 제공함으로써, 터치 라인(TL)과 터치 전술한 터치 라인(TL)과 터치 로드 저감층(300)의 공정 자유도의 효과는, 터치 라인(TL)과 터치 로드 저감층 도 13은 터치 라인(TL)의 하부에 터치 라인 절연층(209)이 배치된 평면 구조의 예시를 나타낸 것이고, 도 14는 도 13과 도 14를 참조하면, 평탄화층(206) 상에 제2 보호층(207)이 배치되고, 제2 보호층(207) 상에 공통 전극 이러한 터치 라인 절연층(209) 상에 터치 라인(TL)이 배치될 수 있다. 따라서, 터치 라인 절연층(209)에 의해, 터치 라인(TL)과 공통 전극(COM)이 절연될 수 있으므로, 터치 라인(T 특히, 터치 라인(TL)이 공정상 터치 로드 저감층(300)의 측면까지 배치된 경우에도, 터치 라인(TL)과 공통 전극 이러한 터치 라인 절연층(209)이 배치되는 경우에도, 데이터 라인(DL) 상에서 터치 라인(TL)이 배치되지 않는 이때, 공통 전극(COM) 상에서 터치 로드 저감층(300)이 배치되지 않는 부분에는 터치 라인 절연층(209)이 공통 이와 같이, 본 발명의 실시예들에 따른 터치 디스플레이 장치(100)는, 터치 라인(TL)과 데이터 라인(DL) 사이에 또한, 터치 라인(TL)과 공통 전극(COM) 사이에 터치 로드 저감층(300)을 배치함으로써, 터치 라인(TL)의 로드를 그리고, 터치 라인(TL)이 배치되지 않는 영역에 공통 전극 보상 패턴(400)을 배치하거나, 터치 라인(TL)의 하부 한편, 이러한 터치 로드 저감층(300)의 구조로 인해, 컬러 필터(CF)와 블랙 매트릭스(BM)가 터치 로드 저감층 도 15를 참조하면, 데이터 라인(DL) 상에 터치 라인(TL), 터치 로드 저감층(300), 공통 전극 보상 패턴(400) 등 즉, 터치 라인(TL)과 데이터 라인(DL) 사이에는 공통 전극(COM)이 배치되며, 터치 라인(TL)과 공통 전극(COM)이 공개특허 10-2020-0002467 그리고, 제2 데이터 라인(DL2) 상에는 공통 전극(COM)과, 공통 전극 보상 패턴(400)이 배치될 수 있다. 즉, 터 제3 데이터 라인(DL3) 상에는 공통 전극(COM)이 배치되지 않을 수 있다. 즉, 공통 전극(COM)이 터치 전극(TE)으 이와 같이, 터치 라인(TL), 터치 로드 저감층(300)이 배치된 구조에서, 터치 로드 저감층(300)으로 인해 서브픽 이러한 경우, 서브픽셀(SP)의 사이마다 배치되는 블랙 매트릭스(BM)의 너비는 터치 로드 저감층(300)의 배치 여 일 예로, 터치 로드 저감층(300) 상에 배치되는 제1 블랙 매트릭스(BM1)는, 제3 너비(W3)를 갖고, 터치 로드 저 따라서, 터치 로드 저감층(300)의 배치 여부에 따라 블랙 매트릭스(BM)의 너비를 다르게 함으로써, 터치 로드 전술한 본 발명의 실시예들에 의하면, 디스플레이 구동을 위한 신호가 인가되는 라인과 터치 라인(TL) 사이에 또한, 이러한 실딩 패턴을 공통 전극(COM)을 이용하여 배치함으로써, 마스크를 추가하지 않고 실딩 패턴을 배치 또한, 공통 전극(COM)과 픽셀 전극(PXL)이 중첩하는 영역을 제외한 영역에서, 터치 라인(TL)과 공통 전극(COM) 즉, 터치 전극(TE)과 실딩 패턴의 기능을 제공하는 공통 전극(COM)을 배치하고, 공통 전극(COM) 상에 터치 로드No matching diagram found.	The touch display panel (110) includes a plurality of touch electrodes (TE) that can be arranged or embedded on the panel. These touch electrodes (TE) are connected to the touch drive circuit (150) through touch lines (TL) for effective sensing. In configurations such as liquid crystal displays (LCD), the common electrode (COM) on the display panel can function as touch electrodes (TE), segmented appropriately for touch sensing purposes. The touch drive circuit (150) outputs a touch drive signal (TDS) to the touch electrodes (TE) and receives touch sensing signals (TSS) from them. To minimize parasitic capacitance (Cp) between touch electrodes and gate or data lines, shielding patterns are placed between data lines (DL) and touch lines (TL). Additionally, common electrodes (COM) can also serve as shielding patterns, allowing for efficient integration without increasing the mask count during manufacturing. Such configurations ensure minimized interference and optimized touch sensing performance in the display panel.	1
1020180107644	플렉서블 표시 패널(10)은 제1 플렉서블 기판(11), 박막트랜지스터(Tr), 유기발광 다이오드(E) 및 봉지층(70)을 박막트랜지스터(Tr)는 제1 플렉서블 기판(11)의 액티브 영역(AA)에 배치된다. 이러한 박막 트랜지스터(Tr)는 이러한 박막 트랜지스터(Tr)는 평탄화막(45)에 의해 보호되며, 평탄화막(45) 상에는 제1 전극(60)이 배치된다. 유기발광 다이오드(E)는 드레인 전극(53)에 전기적으로 연결된 제1 전극(60)과, 제1 전극(60) 상에 배치된 유기 봉지층(70)은 유기발광 다이오드(E)를 덮는다. 이러한 봉지층(70)은 유기 발광층(62)에서 발광되는 광을 투과시 그러나, 이러한 플렉서블 디스플레이 장치(1)는 플렉서블 표시 패널(10)의 유기발광 다이오드(E)를 덮는 봉지층 -8-또한, 전술한 바와 같이, 플렉서블 디스플레이 장치(1)는 플렉서블 표시 패널(11)의 유기발광 다이오드(E)를 덮 제1 플렉서블 기판(110)은 화상을 구현하는 액티브 영역(AA)과, 화상을 구현하지 않는 비액티브 영역(NAA)을 갖 터치 접속패드(120)는 제1 플렉서블 기판(110) 상의 비액티브 영역(NAA)에 배치된다. 그리고, 제1 접지 패드 쇼팅 바 패턴(130)은 제1 플렉서블 기판(110) 상의 비액티브 영역(NAA)에 배치된다. 이러한 쇼팅 바 패턴(130) 제2 터치 연결배선(224)은 터치 전극(215)과 터치 패드(220)를 전기적으로 연결시키는 역할을 한다. 이를 위해, 전술한 본 발명의 실시예에 따른 플렉서블 디스플레이 장치는 제1 플렉서블 기판(110) 상의 비액티브 영역(NAA) 도 5 내지 도 7에 도시된 바와 같이, 플렉서블 표시 패널(100)은 박막트랜지스터(Tr), 유기발광 다이오드(E), 박막트랜지스터(Tr)는 제1 플렉서블 기판(110)의 액티브 영역(AA)에 배치된다. 이때, 박막트랜지스터(Tr)는 구 공개특허 10-2017-0132942 이러한 박막 트랜지스터(Tr)는 버퍼층(105) 상에 배치된 반도체층(150)과, 반도체층(150)을 덮는 게이트 절연막 이때, 버퍼층(105)은 반도체층(150)의 결정화시 제1 플렉서블 기판(110)의 내부로부터 용출되는 알칼리 이온의 이러한 박막 트랜지스터(Tr)는 제1 평탄화막(145)에 의해 보호되며, 제1 평탄화막(145) 상에는 제1 전극(160)이 이때, 제1 평탄화막(145)은 포토아크릴(Photo Acryl)과 같은 유기절연물질을 증착하여 형성하게 된다. 도면으로 또한, 제1 평탄화막(145) 상에는 뱅크(165)가 배치된다. 이때, 뱅크(165)는 격자 구조의 매트릭스 타입으로 배 유기발광 다이오드(E)는 선택된 색 신호에 따라 제1 전극(160)과 제2 전극(164)으로 일정한 전압이 인가되면, 봉지층(170)은 유기발광 다이오드(E)를 덮는다. 이러한 봉지층(170)은 유기 발광층(162)에서 발광되는 광을 투 패드 전극(127)은 제1 플렉서블 기판(110)의 비액티브 영역(NAA)에 배치된다. 이러한 패드 전극(127)은 게이트 구동 IC(128)는 제1 플렉서블 기판(110)의 비액티브 영역(NAA)에 배치되어, 패드 전극(127)에 전기적으로 연결 이때, 전술한 쇼팅 바 패턴(130)은 게이트 전극(151)과 동일층에 배치될 수 있다. 이에 따라, 쇼팅 바 패턴 이러한 쇼팅 바 패턴(130)은 제2 터치 연결배선(224)과 중첩되는 위치에 배치된다. 보다 구체적으로, 쇼팅 바 터치 보호층(225)은 제2 플렉서블 기판(210) 및 제2 플렉서블 기판(210) 상의 제2 터치 연결배선(224)을 덮도록 한편, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 투명 접착층(260) 및 편광판(270)을 더 포함 도 7 및 도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)의 경우, 터치 패널 이때, 최외곽에 배치되는 제2 터치 연결배선(224)과 제2 플렉서블 기판(210)의 절단선(S) 간의 간격(d)은 스크 따라서, 본 발명에 따른 플렉서블 디스플레이 장치(300)는 복수의 제2 터치 연결배선(224) 중 최외곽에 배치되 전술한 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 플렉서블 표시 패널(100)과 터치 패널(200) 특히, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 제1 플렉서블 기판(110) 상의 비액티브 영역 이 결과, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 제1 플렉서블 기판(110) 상에 배치되는 쇼 이에 따라, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 복수의 제2 터치 연결배선(224) 중 최외 또한, 본 발명의 실시예에 따른 플렉서블 디스플레이 장치(300)는 플렉서블 표시 패널(100)의 유기발광 다이오No matching diagram found.	The flexible display panel (10) consists of a first flexible substrate (11), thin-film transistors (Tr), organic light-emitting diodes (E), and an encapsulation layer (70). The thin-film transistors (Tr) are positioned in the active area (AA) of the first flexible substrate (11) and are protected by a planarization layer (45), on which the first electrodes (60) are arranged. The organic light-emitting diodes (E) are electrically connected to the first electrodes (60) through the drain electrodes (53), and the encapsulation layer (70) covers the organic light-emitting diodes (E), transmitting light emitted from the organic emission layer (62). Additionally, the flexible display device (1) integrates the flexible display panel (10) with touch connection pads (120) and shorting bar patterns (130), located in the non-active area (NAA) of the first flexible substrate (110). The device employs a touch protection layer (225) to shield the second touch connection wiring (224) and incorporates transparent adhesive layers (260) and polarizing plates (270). This configuration ensures the operational integrity of the display and touch functions, even in flexible and space-constrained designs.	1
1020150163518	도 1에 도시된 LED 디스플레이 패널은 복수의 게이트 및 데이터 라인(GL,DL)에 의해 복수의 화소 영역(Pix)이 베이스 기판(ZPL)에는 복수의 게이트 및 데이터 라인(GL,DL)이 수평 및 수직 방향으로 각각 교차되도록 구성되 베이스 기판(ZPL)의 외곽부나 측면부에는 각각의 게이트 및 데이터 라인(GL,DL)과 고전위 및 저전위 전압 공급 구동 회로부(100)에서는 복수의 게이트 라인(GL)을 순차적으로 인가하기 위한 게이트 신호들을 자체 생성하고, 동일 화소 영역에 구비된 각각의 TFT들은 하나의 게이트 라인(GL)으로부터 게이트 온 전압을 동시에 동일하게No matching diagram found.	The LED display panel depicted in Figure 1 comprises multiple pixel areas (Pix) defined by intersections of a plurality of gate and data lines (GL, DL). The base substrate (ZPL) is configured such that the gate and data lines (GL, DL) intersect horizontally and vertically, forming a grid structure. Around the perimeter or on the sides of the base substrate (ZPL), high and low potential voltage supply pads are provided to deliver power to each of the gate and data lines (GL, DL). The driving circuit unit (100) generates gate signals sequentially for multiple gate lines (GL) and simultaneously applies uniform gate-on voltages to the TFTs within the same pixel area, enabling synchronized operation.	1
1020180052569	도 1은 실시예에 따른 백라이트 유닛에 대한 분해 사시도이다. [0015]	Figure 1 is an exploded perspective view illustrating a backlight unit according to an embodiment of the present invention.	1
1020180075982	도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 액티브 영역과 패드 영역을 포함 상기 액티브 영역에는 기판(100) 상에 게이트 전극(220)과 공통 배선(250), 게이트 절연막(310, 320), 액티브층 상기 패드 영역에는 기판(100) 상에 게이트 패드(210), 게이트 절연막(310, 320), 액티브층(400), 데이터 패드 상기 패드 영역에 구비된 게이트 패드(210), 및 상기 액티브 영역에 구비된 게이트 전극(220)과 상기 공통 배선 상기 게이트 절연막(310, 320)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250) 상에 상기 게이트 절연막(310, 320)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 상 상기 제1 게이트 절연막(310)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 구성 -7-상기 제1 게이트 절연막(310)은 제2 콘택홀(CH2)과 제3 콘택홀(CH3) 영역을 제외하고 상기 기판(100)의 전체면 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)의 구성 성분이 상기 액티브층(400)으로 확산되는 상기 제2 게이트 절연막(320)은 상기 기판(100)의 전체면 상에 형성되지 않고 상기 제1 두께(h1)를 가지는 제1 상기 액티브층(400)은 상기 액티브 영역에서 상기 제2 게이트 절연막(320) 상에 형성된다. 또한, 상기 액티브층 상기 데이터 패드(510)는 상기 패드 영역에서 상기 액티브층(400) 상에 패턴 형성되어 있고, 상기 드레인 전극 상기 패시베이션층(610, 620)은 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 상기 패시베이션층(610, 620)은 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530)의 상면 상기 제2 패시베이션층(620)은 외부의 수분이 액티브층(400)으로 침투하는 것을 방지하는 역할을 한다. 이와 같 상기 제1 패시베이션층(610)과 상기 제2 패시베이션층(620)은 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀 상기 평탄화층(650)은 상기 패시베이션층(610, 620) 상에 형성된다. 구체적으로, 상기 평탄화층(650)은 상기 액 공개특허 10-2017-0076388 상기 화소 전극(710)과 상기 공통 전극(720)은 상기 액티브 영역에서 상기 평탄화층(650) 상에 형성된다. 상기 상기 화소 전극(710)은 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결된다. 구체적으로 설명하면, 상 상기 공통 전극(720)은 제2 콘택홀(CH2)을 통해서 상기 공통 배선(250)과 연결된다. 구체적으로 설명하면, 상기 상기 게이트 패드 전극(730)과 상기 데이터 패드 전극(740)은 상기 패드 영역에서 상기 패시베이션층(610, 620) 상기 게이트 패드 전극(730)은 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(210)와 연결된다. 구체적으로 설명 상기 데이터 패드 전극(740)은 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(510)와 연결된다. 구체적으로 설명 우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250)을 패 상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 상기 기판(100)의 전체면 상에 형성한다 다음, 도 3b에서 알 수 있듯이, 상기 제2 게이트 절연막(320) 상에 액티브층(400), 데이터 패드(510), 드레인 상기 액티브층(400), 상기 데이터 패드(510), 상기 드레인 전극(520), 및 상기 소스 전극(530)은 하프톤 마스크 다만, 반드시 그에 한정되는 것은 아니고, 상기 액티브층(400)을 먼저 패턴 형성하고, 그 후에 상기 드레인 전 상기 제2 게이트 절연막(320)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극 상기 제1 게이트 절연막(310)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극 다음, 도 3c에서 알 수 있듯이, 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 다음, 도 3d에서 알 수 있듯이, 상기 제2 패시베이션층(62) 상에 평탄화층(650)을 형성하고, 제1 콘택홀(CH1), 상기 평탄화층(650)은 액티브 영역에 패턴 형성하고 패드 영역에는 형성하지 않는다. 상기 제1 콘택홀(CH1)은 상기 평탄화층(650)을 패턴 형성할 때, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀 다음, 도 3e에서 알 수 있듯이, 상기 평탄화층(650) 상에 화소 전극(710)과 공통 전극(720)을 패턴 형성하고, 상기 화소 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결되도록 패턴 형성하고, 상 그러나, 상기 제1 게이트 절연막(310)의 두께를 상대적으로 얇은 제2 두께(h2)로 줄이는 과정에서 상기 제1 게 따라서, 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상 이하에서는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 도 4에 따르면, 게이트 절연막(310, 320, 330, 340)이 게이트 패드(210), 게이트 전극(220) 및 공통 배선(250) 상기 게이트 절연막(310, 320, 330, 340)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선 상기 제1 게이트 절연막(310)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 구성 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)의 구성 성분이 상기 액티브층(400)으로 확산되는 상기 제2 게이트 절연막(320)은 제1 두께(h1)를 가지는 영역과 상기 제1 두께(h1)보다 얇은 제2 두께(h2)를 가 또한, 상기 제2 게이트 절연막(320)은 상기 제3 게이트 절연막(330)보다 식각 속도가 느린 물질로 이루어지며 상기 제3 게이트 절연막(330)은 상기 제2 게이트 절연막(320)의 상면에 형성되며 상기 제2 게이트 절연막(320) 상기 제4 게이트 절연막(340)은 상기 제3 게이트 절연막(330)에 포함된 수소 성분이 액티브 영역 내의 액티브층 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 서로 동일한 패턴으로 이루어질 수 있다. 구체 결과적으로, 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 상기 제1 게이트 절연막(310) 및 이와 같은 게이트 절연막(310, 320, 330, 340)의 구조에 의해서, 액티브층(400)은 상기 제4 게이트 절연막(340) 또한, 공통 전극(720)과 공통 배선(250) 사이를 연결하기 위한 제2 콘택홀(CH2)은 상기 제1 게이트 절연막 또한, 게이트 패드(210)과 게이트 패드 전극(730)을 연결하기 위한 제3 콘택홀(CH3)은 상기 제1 게이트 절연막 우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250)을 패 상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이 다음, 도 5b에서 알 수 있듯이, 상기 제4 게이트 절연막(340) 상에 액티브층(400), 데이터 패드(510), 드레인 상기 액티브층(400), 상기 데이터 패드(510), 상기 드레인 전극(520), 및 상기 소스 전극(530)은 하프톤 마스크 다만, 반드시 그에 한정되는 것은 아니고, 상기 액티브층(400)을 먼저 패턴 형성하고, 그 후에 상기 드레인 전 상기 제3 게이트 절연막(330) 및 상기 제4 게이트 절연막(340)의 경우에는 상기 데이터 패드(510), 상기 드레인 상기 제2 게이트 절연막(320)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극 이때, 전술한 바와 같이, 상기 제2 게이트 절연막(320)은 상기 제3 게이트 절연막(330)보다 식각 속도가 느리기 다음, 도 5c에서 알 수 있듯이, 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 다음, 도 5d에서 알 수 있듯이, 상기 제2 패시베이션층(62) 상에 평탄화층(650)을 형성하고, 제1 콘택홀(CH1), 상기 평탄화층(650)은 액티브 영역에 패턴 형성하고 패드 영역에는 형성하지 않는다. 상기 제1 콘택홀(CH1)은 상기 평탄화층(650)을 패턴 형성할 때, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀 다음, 도 5e에서 알 수 있듯이, 상기 평탄화층(650) 상에 화소 전극(710)과 공통 전극(720)을 패턴 형성하고, 상기 화소 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결되도록 패턴 형성하고, 상 도 6에 따르면, 제2 패시베이션층(620)과 평탄화층(650) 사이에 컬러 필터층(670)이 추가로 형성되어 있다. 즉, 이와 같은 COT 구조의 경우 상기 컬러 필터층(670)이 추가됨으로 인해서 상기 평탄화층(650)의 두께가 더 증가 이상은 핑거(finger) 구조의 화소 전극(710)과 핑거 구조의 공통 전극(720) 사이의 수평 전계에 의해서 액정이 전술한 도 3a 및 도 3b에 따른 공정을 수행한 후 제2 두께(h2)를 가지는 제1 게이트 절연막(310)의 영역의 두께 전술한 도 5a 및 도 5b에 따른 공정을 수행한 후 제2 두께(h2)를 가지는 제2 게이트 절연막(320)의 영역의 두께 100: 기판 210: 게이트 패드도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.	As illustrated in Figure 2, a thin-film transistor (TFT) substrate according to one embodiment of the present invention comprises an active region and a pad region. The active region includes a substrate (100), gate electrode (220), common wiring (250), gate insulating layers (310, 320), and an active layer (400). In the pad region, a gate pad (210), gate insulating layers (310, 320), active layer (400), and a data pad (510) are formed on the substrate (100). The gate pad (210) in the pad region is electrically connected to the gate electrode (220) and the common wiring (250) in the active region. The gate insulating layers (310, 320) are layered over the gate pad (210), gate electrode (220), and common wiring (250). The first gate insulating layer (310) covers the entire surface of the substrate (100), excluding regions where contact holes, such as the second and third contact holes (CH2, CH3), are formed. The second gate insulating layer (320) prevents material diffusion from the first layer into the active layer (400) and is selectively patterned to have a first thickness (h1) and a reduced second thickness (h2) in certain areas. The active layer (400) is formed on the second gate insulating layer (320) in the active region, with data pad (510), drain electrode (520), and source electrode (530) patterned on it. The passivation layers (610, 620) cover the data pad (510), drain electrode (520), and source electrode (530), providing environmental protection. The second passivation layer (620) specifically prevents moisture from penetrating the active layer (400). Above the passivation layers, a planarization layer (650) is formed, covering the active region but excluding the pad region. The pixel electrode (710) and common electrode (720) are patterned on the planarization layer (650) in the active region. The pixel electrode (710) connects to the drain electrode (520) through the first contact hole (CH1), while the common electrode (720) connects to the common wiring (250) through the second contact hole (CH2). Similarly, gate pad electrodes (730) and data pad electrodes (740) are connected to the gate pad (210) and data pad (510), respectively, through third (CH3) and fourth (CH4) contact holes. This TFT substrate structure, further detailed in Figures 3a–3e, ensures precise electrical connectivity and robust environmental protection, enhancing the performance and durability of the display device. The multilayered insulating architecture, as shown in Figure 4, enables high integration, while maintaining reliable electrical isolation and preventing contamination.	1
1020160063447	도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이며, 도 2는 본 발명의 일 도 1 및 도 2를 참조하면, 디스플레이 장치에는 빛을 출력하는 복수의 화소(P)들이 구비된 디스플레이 패널 도 1 및 도 2를 참조하면, 제1 기판(110)의 표시영역(DA)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 상 도 2에서는 설명의 편의를 위해 적색 화소, 녹색 화소 및 청색 화소만을 도시하였다. 각각의 화소(R, G, B)에 제1 기판(110) 상의 박막 트랜지스터(130)를 덮도록 평탄화층(122)이 형성되어, 박막 트랜지스터(130) 상부에 평탄화층(122) 상에는 공통전극(140)이 형성된다. 공통전극(140)은 화소전극(150)과 대응하여 전계를 형성함으 또한, 공통전극(140)은 복수의 공통전극 블록(미도시)으로 나뉘고, 복수의 화소(P)가 하나의 공통전극 블럭을 공통전극(140)과 화소전극(150) 사이에는 두 전극을 절연시키기 위한 절연층(123)이 형성된다. 절연층(123)은 화소전극(150)은 평탄화층(122) 및 절연층(123)에 형성된 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(13 도 2에 도시된 실시예에서, 전술한 제1 기판(110)에 대향하여 배치된 제2 기판(115)은 디스플레이 패널(100)의 제2 기판(115)에는 디스플레이 패널(100)의 화소들에 대응되도록 컬러필터층(CF)이 형성된다. 구체적으로, 적 블랙 매트릭스(BM) 및 컬러필터층(CF)을 덮도록 제2 기판(115)에 오버 코팅층(OC)이 형성된다. 오버 코팅층 도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이의 간격을 일정하게 유지하기 위해 두 기판 사이에는 스 이 때, 이동하는 스페이서는 액정층(LC)과 마주하는 기판의 표면에 구비된 배향막을 손상시킬 수 있고, 이에 따 도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이에서 제2 기판의 오버 코팅층(OC) 상에 복수의 상부 스페 제1 기판(110) 및 제2 기판(115)에 각각에 구비된 복수의 스페이서들 중 일부는 다른 스페이서들에 비해 더 길 마찬가지로, 하부 스페이서(L_SP) 중 일부도 다른 하부 스페이서(L_SP)에 비해 더 긴 높이로 형성될 수 있다. 또한, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태로 구현된다. 바 형태의 상부 스페이서 상부 스페이서(U_SP)는 서로 인접한 두 화소(P)의 컨택트홀을 지나치지 않는 범위에서 게이트 라인(GL)을 따라 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 상부 스페이서(U_SP)는 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장 되어 데이터 라인(DL)과 중첩되어 다른 방법으로, 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 더 연장되어 복수의 컨택트홀을 덮는 구조로 형 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태와는 다르게 원형으로 형성될 수 있다. 상부 스페이 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 유기 물질 또는 무기 물질로 형성될 수 있다. 하지만, 스페이서 상술한 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)의 구조와 두 스페이서들 간의 배치에 따라 디스플레이 패 도 1을 참조하면, 본 발명의 일실시예에 따른 네로우 베젤 디스플레이 장치는 제1 기판(110)의 비표시영역(ND 패드부(PAD)는 데이터 패드부(D_Pad) 및 게이트 패드부(G_Pad)를 포함한다. 게이트 패드부(G_Pad)는 데이터 패 패드부(PAD)에는 전술한 데이터 패드부(D_Pad)와 게이트 패드부(G_Pad) 이외에도 디스플레이 패널(100)의 화소 데이터 링크부(D_Link)에는 표시영역(DA)에 배치된 데이터 라인(DL)과 데이터 패드부(D_Pad) 사이에 연장되어 게이트 링크부(G_Link)에는 GIP구동부(GIP-DP)를 구동하기 위한 외부신호들이 공급되는 신호전송 배선들이 구비 연결배선(CL)은 게이트 패드부(G_Pad)에 전기적으로 접속된 게이트 링크부(G_Link)의 각 신호전송 배선과 GIP GIP구동부(GIP-DP)는 전술한 화소(P)의 박막 트랜지스터(130)를 형성하는 과정에서 함께 제1 기판(110)의 비표 복수의 스테이지(ST) 각각은 게이트 스타트 신호 (VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 브릿지 영역(BRA)에는 게이트 링크부(G_Link)의 각 신호전송 배선과 연결배선(CL)을 서로 컨택 시키기 위한 브 브릿지 패턴(BRP)은 데이터 신호 라인과 표시영역에 위치하며 화소에 데이터 전압을 전송하는 데이터 라인를 서 씰 영역(Seal area)은 제1 기판(110)과 제2 기판(115)의 가장자리 부분에 비표시영역(NDA)을 따라 표시영역(D 게이트 링크부 및 연결배선(CL) 혹은 더 나아가서 GIP구동부(GIP-DP)는 씰런트와 접착력이 좋지 않은 물질로 형 비표시영역에는 이러한 합착 불량을 개선하기 위한 쉴드패턴(Shield Pattern)이 구비 된다. 비표시 영역에 위치 도 3은 비표시영역(NDA)에서, 게이트 링크부(G_Link)의 각 신호전송 배선과 연결배선(CL)이 컨택되고, 연결배선 도 3을 참조하면, 제1 기판(110)의 외곽 측으로 복수의 신호전송 배선을 포함하는된 게이트 링크부(G_Link)가 도 3에 도시된 바와 같이, 연결배선(CL)은 복수의 신호전송 배선을 가로질러 GIP구동부(GIP-DP) 측으로 연장된 도 4a에서는 설명의 편의를 위해 전술한 여러 신호전송 배선들 중 하나의 배선과 연결배선(CL)의 연결구조를 예 또한, 신호전송 배선은 게이트 라인(GL)과 동일한 도전층으로 형성되고, 연결배선(CL)은 데이터 라인(DL)과 동 -13-신호전송 배선과 연결배선(CL) 상부에도 적어도 하나 이상의 절연층이 구비될 수 있다. 예를 들어, 도 4a에 도 즉, 비표시영역에는 신호전송 배선과 연결배선(CL)을 덮는 절연층의 컨택트홀을 통해 그 하부에 위치한 신호전 마찬가지로 GIP구동부(GIP-DP)의 각 스테이지(ST)에 신호 입력단(S_In)도 연결배선(CL)과 다른 도전층으로 형성 복수의 연결배선(CL) 중 어느 하나 배선은 상기 박막 트랜지스터의 소스/드레인 전극과 동일 물질로 구성될 수 브릿지 패턴(BRP)은 게이트 전극과 동일 물질로 구성된 복수의 신호전송배선의 어느 하나 배선과 상기 소스/드 도 4a에 도시된 것과 같이, GIP구동부(GIP-DP)의 신호입력단(S_In)은 신호전송 배선을 형성하는 도전층과 같은 또한, 제2 컨택영역을 노출하는 컨택홀(H3, H4)들 상에 브릿지 패턴(BRP)이 형성되어 제1 도전층(M1)과 제2 도 데이터 링크배선(D_LL)은 표시영역(DA)에 위치하는 데이터 라인(DL)에 신호를 전송하는 데이터 신호 전송배선이 따라서, 게이트링크부(G_Link) 및 GIP구동부(GIP-DP) 주변영역 각각에 다수의 브릿지 영역(BRA)이 구비될 수 있 공개특허 10-2016-0141368 상술하였듯이, 더 좁은 베젤 폭을 구현함과 동시에 제1 기판(110)과 제2 기판(115)의 접착력을 보강하기 위해서 따라서, 본 발명의 실시예들에 따른 디스플레이 패널(100)에서, 제1 기판(110)의 표시영역(DA)에 형성되는 복수 또한, 도 1에서 도시되었던, 데이터 드라이버에서 출력된 데이터 신호를 디스플레이 영역(DA)에 배치된 데이터 브릿지 패턴(BRP)의 양단에는 데이터 신호전송라인과 데이터 라인(DL)이 컨택하는 컨택홀이 위치하는 제3 컨택 도 4a를 참조하면, 브릿지 패턴(BRP) 상부에 배치된 쉴드 패턴(SHP)은 표시영역(DA)에서 상부 스페이서(U_SP)와 도 4a에서는 브릿지 영역(BRA)의 브릿지 패턴(BRP)을 덮고 있는 쉴드 패턴(SHP) 모두가 씰런트에 의해 덮혀 있 도 4a에 도시된 바와 같이 씰런트 하부에 위치한 각 브릿지 영역(BRA)에 쉴드 패턴(SHP)를 국부적으로 형성할 복수의 브릿지 영역(BRA) 각각에는 제1 금속층(M1)이 노출된 제1 컨택트홀(H1) 및 제2 금속층(M2)이 노출된 제2 하부 스페이서(L_SP)의 일부는 상부 스페이서(U_SP)와 대응되는 위치에 배치되고, 하부 스페이서(L_SP)의 다른 제1 금속층(M1)은 게이트 메탈층이고, 제2 금속층(M2)은 소스/드레인 메탈층이며, 브릿지 전극(BRP)은 ITO로 형 하부기판에 구비된 하부 스페이서(L_SSP)와 상부기판에 구비된 상부 스페이서(U_SP)는 서로 같은 물질로 구성될 스페이서는 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다. 또한, 본 발명의 일실시예에 따른 브릿지 영역(BRA)의 브릿지 패턴(BRP)을 덮고 있는 쉴드 패턴(SHP)은 유기발 도 4b는 본 발명의 다른 실시예에 따른 도3에 표시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 부위의 단 도 4b는 본 발명에 다른 실시예에 따라, 복수의 브릿지 영역(BRA)을 덮도록 배치된 쉴드 패턴(SP)이 구비된 디 비표시영역(NDA)에 배치된 쉴드 패턴(SHP)은 연결배선(CL)의 양쪽 끝단에 위치한 두 브릿지 패턴(BRP)뿐만 아니 도면을 참조하여 설명한 본 발명의 실시예들에서는 씰 영역 (Seal area)과 비표시영역(NDA)에 배치된 게이트링 또한, 씰 영역과 비표시영역(NDA)이 중첩된 영역에서 씰런트 하부의 브릿지 패턴(BRP)의 파손에 따른 제1 금속 더 나아가서 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰 영역 (Seal area)과 브릿지 영역(BRA)의 회 GIP 구동부는 게이트 전극, 액티브 층, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터(TFT)를 브릿지 패턴은 ITO(Indum Tin Oxide)로 구성될 수 있다. 쉴드 패턴과 씰런트의 접착력이 씰런트와 브릿지 패턴 사이의 접착력보다 클 수 있다. 복수의 쉴드 패턴은 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다. 브릿지 패턴은 복수의 연결배선 중의 어느 하나 배선과 박막 트랜지스터의 게이트 전극을 연결 시킬 수 있다. 브릿지 패턴의 양단은 신호 전송배선과 박막 트랜지스터가 연결되도록 제2 컨택영역을 구비할 수 있다. 제2 컨택영역의 일부가 씰 영역 안에 배치될 수 있다. -17-씰 영역은 게이트 링크부 또는 GIP 구동부와 적어도 일부가 중첩될 수 있다. 제1 금속층은 게이트 메탈층이고, 제2 금속층은 소스/드레인 메탈층이며, 브릿지 전극은 ITO로 형성될 수 있다. 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역은 씰 영역 안에 위치할 수 있다. 하부기판에 구비된 하부 스페이서와 상부기판에 구비된 상부 스페이서는 서로 같은 물질로 구성될 수 있다. 하부기판에 구비된 하부 스페이서와 상부기판에 구비된 상부 스페이서는 서로 다른 물질로 구성되며, 하부기판 본 발명의 유기발광표시장치는 유기발광 소자를 구비한 복수의 화소가 배치된 표시영역과 비표시영역을 포함하 표시영역에서, 복수의 화소 영역 각각을 구분하는 뱅크 패턴을 더 포함할 수 있다. 쉴드 패턴은 뱅크 패턴과 동일 물질로 구성될 수 있다. 쉴드패턴은 복수의 신호전송 배선, 연결배선 및 GIP 구동부 각각 일부를 덮도록 구성될 수 있다. 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실No matching diagram found.	Figures 1 and 2 illustrate a display device according to an exemplary embodiment of the present invention. As shown, the display device comprises a display panel equipped with multiple pixels (P) that emit light. The display panel includes a first substrate (110) and a second substrate (115), where the display area (DA) of the first substrate (110) features multiple gate lines (GL) and data lines (DL) arranged in a matrix format. For explanatory purposes, Figure 2 depicts red, green, and blue pixels (R, G, B). Each pixel includes a thin-film transistor (TFT) covered by a planarization layer (122) on the first substrate (110). A common electrode (140) is formed on the planarization layer (122) and is insulated from pixel electrodes (150) by an insulating layer (123). The second substrate (115), disposed opposite the first substrate, is provided with a color filter layer (CF) corresponding to the pixels. To maintain a consistent gap between the two substrates, spacers (U_SP and L_SP) are positioned and may vary in height. These spacers, which can be bar-shaped or circular, are composed of organic or inorganic materials. Furthermore, the device's non-display area (NDA) includes components such as gate link portions (G_Link) and GIP drivers (GIP-DP) formed during the fabrication of TFTs. Shield patterns (SHP) are added to improve adhesion and prevent contact failures within the seal area and non-display area. This configuration ensures the structural integrity of the device while supporting narrow bezel designs, as described in this embodiment.	1
1020230010407	도 2는 본 발명의 실시예에 따른 폴더블 디스플레이 장치의 결합상태를 도시하는 결합사시도이다.	Fig. 2 depicts an assembled perspective view illustrating the combined state of a foldable display device according to an embodiment of the present invention.	1
1020150092156	도 5는 본 발명의 감마 커브를 보여 주는 도면이다.	Fig. 5 shows the gamma curve of the present invention.	1
1020150186577	도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 도면이다. [0017]	Fig. 1 illustrates a display device according to an exemplary embodiment of the present application.	1
1020160059666	이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 OLED 디스플레이 장치의 구성을 나타낸 블록도이고, 도 2는 도 1에 도시된 도 1을 참조하면, OLED 디스플레이 장치는 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨 패널(100)은 픽셀 어레이를 통해 영상을 표시한다. 패널(100)은 도 1에 도시된 다양한 픽셀 구조 중 어느 하나 도 2를 참조하면, 각 서브픽셀(SP)은 고전위 구동전압(제1 구동 전압; EVDD) 라인(PW1) 및 저전위 구동전압(제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)는 아몰퍼스 실리콘 (a-Si) TFT, 폴리-실리콘(poly-Si) TFT, 산화물 OLED 소자(10)는 구동 TFT(DT)의 소스 노드(N2)와 접속된 애노드와, EVSS 라인(PW2)과 접속된 캐소드와, 애노드 제1 스위칭 TFT(ST1)는 게이트 드라이버(200)로부터 한 게이트 라인(Gn1)에 공급되는 스캔 펄스(SCn)에 의해 구 제2 스위칭 TFT(ST2)는 게이트 드라이버(200)로부터 다른 게이트 라인(Gn2)에 공급되는 센스 펄스(SEn)에 의해 구동 TFT(DT)의 게이트 노드(N1) 및 소스 노드(N2) 사이에 접속된 스토리지 커패시터(Cst)는 제1 및 제2 스위칭 구동 TFT(DT)는 EVDD 라인(PW1)으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압(Vg 한편, 서브픽셀(SP)의 센싱 모드일 때, 구동 TFT(DT)는 데이터 라인(Dm) 및 제1 스위칭 TFT(ST1)를 통해 공급되 도 1에 도시된 게이트 드라이버(200) 및 데이터 드라이버(300)는 패널(100)을 구동하는 패널 구동부로 표현될 -6-게이트 드라이버(200)는 타이밍 컨트롤러(400)로부터 복수의 게이트 제어 신호를 공급받아 쉬프트 동작을 하여 감마 전압 생성부(600)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 생성하여 데이터 드라이버(300)로 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트 데이터 드라이버(300)는 타이밍 컨트롤러(400)의 제어에 따라 센싱 모드일 때, 데이터 라인으로 센싱용 데이터 타이밍 컨트롤러(400)는 호스트 시스템으로부터 소스 영상 및 타이밍 제어 신호들을 공급받는다. 호스트 시스템 타이밍 컨트롤러(400)는 공급받은 타이밍 제어 신호들과 내부에 저장된 타이밍 설정 정보를 이용하여, 데이터 타이밍 컨트롤러(400)는 소스 영상에 대한 다양한 영상 처리를 수행하는 영상 처리부(600)를 포함한다. 영상 처 영상 처리부(600)는 영상 쉬프트 처리 이전 또는 이후에 화질 보정이나, 소비 전력 감소를 위한 휘도 보정 등을 타이밍 컨트롤러(400)는 영상 처리부(600)의 출력을 데이터 드라이버(300)로 공급하기 이전에 메모리에 저장된 도 3 및 4를 참조하면, 영상 처리부(600)는 가로 방향 및 세로 방향 각각에서 결정한 픽셀 이동량을 반영하여, 이에 따라, 도 4(a) 및 도 4(b)에 도시된 바와 같이 시간 경과에 따라 소스 영상의 기준점(P0, PP0)이 이동하는 도 4(a)를 참조하면, 가로 방향의 최대 이동 범위(66pixel) 및 세로 방향의 최대 이동 범위(16pixel)로 결정된 도 4(b)를 참조하면, 가로 방향의 최대 이동 범위(82pixel) 및 세로 방향의 최대 이동 범위(16pixel)로 결정된 도 4(a) 및 도 4(b)를 참조하면 가로 방향의 최대 이동 범위가 가변함에 따라 소스 영상의 기준점(P0, PP)이 시 도 4(a)를 참조하면, 소스 영상의 기준점(P0)의 이동 궤도가 P1, P2, P4, P5, P6, P7, P9, P10, P11 지점을 경 도 4(b)를 참조하면, 소스 영상의 기준점(PP0)의 이동 궤도가 PP1, PP2, PP3, PP5, PP6, PP7, PP8, PP9, PP11, 다시 말하여, 소스 영상의 기준점(P0, PP0)의 이동량이 가로 방향 및 세로 방향에서 독립적으로 결정됨으로써 도 5는 본 발명의 일 실시예에 따른 OLED 디스플레이 장치의 픽셀 이동량 결정 방법을 순서도이며, 도 1에 도시 도 5에서 Time은 초기화 이후 현재 프레임까지 걸린 시간을 의미하고, Period는 픽셀 쉬프트 주기를 의미한다. 도 5를 참조하면, 영상 처리부(600)는 현재 프레임에 대한 입력 영상 및 픽셀 이동량을 공급받고(S702), 현재 영상 처리부(600)는 입력 영상에 대한 가로 이동 방향(H_direction)을 판단하고(S708), 세로 이동 방향 영상 처리부(600)는 가로 이동 방향(H_direction)이 오른쪽(Right) 방향이면(S708; Y), 이전 가로 이동량 영상 처리부(600)는 출력되는 현재 가로 이동량(H_shift)의 절대치가 가로 최대 이동 범위(H_max)가 되기 이전 한편, 영상 처리부(600)는 세로 이동 방향(V_direction)이 아래(Down) 방향이면(S710; Y), 이전 세로 이동량 영상 처리부(600)는 출력되는 현재 세로 이동량(V_shift)의 절대치가 세로 최대 이동 범위(V_max)가 되기 이전 그 다음, 영상 처리부(600)는 위 단계에서 결정된 현재 가로 이동량(H_shift) 및 현재 세로 이동량(V_shift)을 도 6은 본 발명의 일 실시예에 따른 영상 이동 궤도의 크기에 따른 다양한 영상 이동 궤도 형태를 나타낸 도면 도 6(a)를 참조하면, 가로 방향의 이동 범위(H)가 세로 방향의 이동 범위(V)에 대한 정수배(N)가 아닌 경우(ex: 도 6(b)를 참조하면, 가로 방향의 이동 범위(H)가 세로 방향의 이동 범위(V)에 대한 짝수 정수배(2N)인 경우 한편, 도 6(c)를 참조하면, 가로 방향의 이동 범위(H)가 세로 방향의 이동 범위(V)에 대한 홀수 정수배(2N+1)인 이와 같이, 본 발명의 일 실시예에서는 영상 쉬프트 위치를 결정하는 가로 및 세로 이동량 결정이 독립적으로 도 7 및 도 8은 본 발명의 일 실시예에 따른 OLED 디스플레이 장치의 영상 쉬프트 방법을 나타낸 도면들이다. 도 8을 참조하면, 도 5와 대비하여 영상 쉬프트 조건으로 장면 전환을 판별하는 단계(S705)가 추가되었고, 일정 도 7 및 도 8을 참조하면, 영상 처리부(600)는 도 5와 같이 일정 주기(Period)마다 영상 쉬프트를 수행하는 것 영상 처리부(600)는 장면 전환 또는 움직임 판별을 위하여 현재 프레임 영상과 이전 프레임 영상의 픽셀별 휘도 이에 따라, 영상 처리부(600)는 움직임이 많은 영상 또는 장면 전환이 될 때 영상을 쉬프트함으로써 영상 쉬프 도 9는 본 발명의 본 발명의 일 실시예에 따른 OLED 디스플레이 장치의 영상 쉬프트 방법을 나타낸 순서도이다. 공개특허 10-2020-0079867 -9-도 6을 참조하면, 영상 처리부(600)는 영상 이동 궤도의 형태에 영향을 미치는 최대 이동량(H_max, V_max)를 가 예를 들면, 도 9에 도시된 바와 같이 도 5에 도시된 현재 입력 영상에 대한 가로 방향 이동량(H_shift) 및 세로 한편, 영상 쉬프트 기술에서는 영상 이동 궤도의 최대 이동량이 클수록 잔상 개선 효과가 좋아지나, 영상 쉬프 일 실시예에 따른 OLED 디스플레이 장치는 가로 방향 및 세로 방향의 쉬프트를 독립적으로 구동하는 싸이클론 도 10은 본 발명의 일 실시예에 따른 OLED 디스플레이 장치의 잔상 개선율을 비교예와 대비하여 나타낸 그래프 도 10을 참조하면, 64*16 크기의 최대 이동 범위를 갖는 영상 이동 궤적을 적용한 일 실시예에 따른 OLED 디스 이상 설명한 바와 같이, 일 실시예에 따른 OLED 디스플레이 장치는 가로 방향 및 세로 방향 각각의 픽셀 이동량 일 실시예에 따른 OLED 디스플레이 장치는 영상 분석을 통해 움직임이 많은 영상이거나 영상 장면이 전환할 때 일 실시예에 따른 OLED 디스플레이 장치는 각 방향의 최대 이동 범위를 시간 경과에 따라 가변하여 영상 이동 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 100: 패널 200: 게이트 드라이버도 4는 본 발명의 일 실시예에 따른 영상 이동 궤도 형태를 비교예의 이동 궤도와 비교하여 나타낸 도면이다.	The disclosed OLED display device incorporates a panel (100), gate driver (200), data driver (300), and timing controller (400), working collectively to display high-quality, low-residual images. The panel (100) features an array of pixels configured to display images, where each sub-pixel (SP) comprises switching TFTs (ST1, ST2), a driving TFT (DT), and a storage capacitor (Cst). These elements enable precise control over image display by managing current flow and voltage levels. The timing controller (400), which receives video and control signals from a host system, orchestrates the operation of the gate and data drivers. It processes source images through an integrated image processing unit (600), performing tasks such as luminance correction, power optimization, and quality enhancement. This controller also facilitates pixel-level sensing and feedback mechanisms for advanced compensation techniques. The data driver (300) converts digital video signals into analog driving voltages, transmitting these to the sub-pixels via data lines. Meanwhile, the gate driver (200) sequentially activates the pixels by supplying scan and sense pulses to their respective gate lines, ensuring synchronized operation across the display. The device incorporates image shift technology to mitigate residual image effects. The image processing unit (600) independently calculates horizontal (H_shift) and vertical (V_shift) pixel shifts based on time and pre-defined maximum shift ranges (H_max, V_max). This technology dynamically adjusts image reference points, as depicted in Figures 4 and 6, preventing prolonged pixel activation in the same location. Advanced algorithms analyze the frame-by-frame luminance to identify high-motion scenes or scene transitions, triggering adaptive image shifting. By integrating periodic shifts with movement-based adjustments, the device reduces burn-in while maintaining visual integrity. Figure 10 demonstrates the superior residual image reduction of this method compared to conventional approaches. Overall, the OLED display device achieves enhanced durability and visual performance through its innovative image shifting and compensation technologies, allowing for customizable and adaptive display configurations.	1
1020170180863	제1 백커버(110a) 및 제2 백커버(110b)는 각각 연성 영역(MA)을 포함하고, 연성 영역(MA)으로부터 연장되는 지 도 8a를 참조하면, 제1 백커버(110a)의 제1 지지 영역(PA1)은 백커버(110)의 최상단 영역으로, 헤드바(164)와 도 8a를 참조하면, 제2 백커버(110b)의 제2 지지 영역(PA2)은 백커버(110)의 최하단 영역으로 롤러(151)와 체결 백커버(110)의 연성 영역(MA)은 표시 패널(120)과 함께 롤러(151)에 와인딩 또는 언와인딩되는 영역이다. 연성 백커버(110)의 연성 영역(MA)에 복수의 개구부(111)가 배치된다. 즉, 제1 백커버(110a)의 제1 연성 영역(MA1) 복수의 개구부(111)의 행 방향에 대한 폭(111WR)이 커질수록 백커버(110)의 연성 영역(MA)이 유연하게 변형될 이때, 제1 지지 영역(PA1)과 제2 지지 영역(PA2)에는 연성 영역(MA)에 형성된 바와 같은 복수의 개구부(111)가도 5는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.	The display device described in this embodiment features a back cover (110) that comprises first (110a) and second (110b) back covers, each with flexible regions (MA). These flexible regions are designed to wind or unwind along with the display panel (120) onto a roller (151), enabling a rollable or retractable display configuration. The first back cover (110a) includes a first support region (PA1) located at the topmost area of the back cover, interfacing with the headbar (164), while the second back cover (110b) includes a second support region (PA2) situated at the bottommost area, which is secured to the roller (151). To enhance flexibility, the flexible regions (MA) of the back cover (110) are designed with multiple apertures (111). These apertures, particularly in the first flexible region (MA1) and second flexible region (MA2), allow the material to deform easily, accommodating the rolling and unrolling motions. The width (111WR) of the apertures along the row direction influences the degree of flexibility; greater widths lead to increased pliability. Both support regions (PA1, PA2) may also incorporate apertures similar to those in the flexible regions, further enhancing adaptability while maintaining structural integrity. This innovative design ensures that the back cover supports the display panel’s dynamic operations, contributing to the overall functionality of the rollable display device.	1
1020180171807	도 2a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치는 제1 기판(100), 제2 기판(200), 연성 상기 제1 기판(100)과 제2 기판(200)이 서로 합착되어 디스플레이 패널을 구성하게 된다. 상기 연성 회로 필름 -7-상기 제1 기판(100)과 상기 제2 기판(200)은 서로 동일한 형태로 구성되어 있다. 상기 제1 기판(100)과 상기 제 상기 제1 기판(100)이 상기 제2 기판(20)보다 연장되어 있지 않기 때문에, 상기 연성 회로 필름(400)이 상기 제 도 2b에서 알 수 있듯이, 상기 제1 기판(100)과 상기 제2 기판(200)은 서로 마주하고 있으며, 상기 제1 기판 상기 제1 기판(100)과 상기 제2 기판(200)의 구체적인 구성은 적용되는 디스플레이 장치에 따라 다양하게 변경 예를 들어, 본 발명에 따른 디스플레이 장치가 액정 표시 장치에 적용될 경우, 상기 제1 기판(100) 상에는 박막 상기 제1 기판(100) 상에는 배선(111)이 형성되어 있고, 상기 배선(111)의 끝단에는 패드(110)가 연결되어 상기 패드(110)가 형성되어 있는 영역에서 상기 제1 기판(100)의 일단과 상기 제2 기판(200)의 일단이 서로 일 상기 연결 전극(300)은 상기 패드(110)가 형성되어 있는 상기 제1 기판(100) 및 상기 제2 기판(200) 각각의 측 또한, 상기 연결 전극(300)에 상기 연성 회로 필름(400)을 부착하기 위해서 상기 연결 전극(300)과 상기 연성 상기 연성 회로 필름(400)은 상기 제1 기판(100)의 상면에는 형성되지 않고 상기 제1 기판(100)과 제2 기판 이와 같이 본 발명의 일 실시예에 따르면, 상기 연결 전극(300)이 상기 제1 기판(100)과 제2 기판(200) 각각의 도 3에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 제1 기판(100)과 제2 기판(200) 각각의 일단이 일치 상기 제1 기판(100) 상에는 패드(110)가 형성되어 있고, 상기 패드(110) 상에 절연층(130)이 형성되어 있다. 상기 패드(110)의 일부는 상기 제1 기판(100)의 상면과 접촉하고 있지만 상기 패드(110)의 나머지 부분은 상기 상기 제1 기판(100)과 제2 기판(200) 사이에는 씰런트(250)가 형성되어 있어, 상기 씰런트(250)에 의해서 상기 -9-이와 같이, 상기 패드(110)가 상기 제1 기판(100) 상에서 상부쪽으로 벗겨진 구조로 형성되기 때문에, 상기 패 상기 연결 전극(300)은 상기 제1 기판(100)의 측면 및 상기 제2 기판(200)의 측면에 접하도록 형성되어 도시된 상기 제2 기판(200) 상에는 차광층(210), 오버코트층(230) 및 빛샘 방지패턴(270)이 형성될 수 있다. 상기 차광층(210)과 상기 오버코트층(230)은 상기 제2 기판(200)의 일면, 구체적으로 상기 제1 기판(100)과 마 상기 차광층(210)은 화소 영역 이외의 영역에서 광이 누설되는 것을 방지하는 역할을 하는 것으로서 매트릭스 상기 오버코트층(230)은 상기 차광층(210)의 하면 상에 형성되어 상기 차광층(210)이 외부로 노출되는 것을 방 상기 차광층(210)이 상기 제2 기판(200)의 일단까지 연장되지 않을 경우, 상기 차광층(210)에 의해 가려지지 않 또한, 상기 빛샘 발생을 방지하기 위해서, 상기 제2 기판(200)의 타면, 구체적으로, 상기 제1 기판(100)과 마주 도 4에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 제1 기판(100) 상에 패드(110)가 형성되어 있고, 결국, 상기 연결 전극(300)이 상기 패드(110)의 일 측면, 상기 패드(110)의 하면, 및 상기 패드(110)의 상면과 도 5는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 도전성 잔유물(115)이 공개특허 10-2017-0002283 도 5에서 알 수 있듯이, 패드(110)와 제1 기판(100) 사이에 도전성 잔유물(115)이 추가로 형성되어 있다. 상기 도 6은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 보조 전극(150)이 추가 도 6에서 알 수 있듯이, 제1 절연층(131)과 제2 절연층(132) 사이에 보조 전극(150)이 형성되어 있다. 상기 보 도 6에 따른 실시예의 경우, 상기 연결 전극(300)이 상기 패드(110)의 일 측면, 상기 패드(110)의 하면, 및 상 도 7은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 보조 전극(150)이 추가 도 7에서 알 수 있듯이, 제1 절연층(131)과 제2 절연층(132) 사이에 보조 전극(150)이 형성되어 있다. 상기 보 도 7에 따른 실시예의 경우, 상기 연결 전극(300)이 상기 패드(110)의 일 측면, 상기 패드(110)의 하면, 상기 도 8은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 보조 전극(150)이 추가 도 8에서 알 수 있듯이, 제2 절연층(132) 상에 보조 전극(150)이 형성되어 있다. 상기 보조 전극(150)은 제1 절 도 8에 따른 실시예의 경우, 상기 연결 전극(300)이 상기 패드(110)의 일 측면, 상기 패드(110)의 하면, 상기 -11-한편, 도시하지는 않았지만, 전술한 도 3에 따른 구조에서 상기 제2 절연층(132) 상에 상기 보조 전극(150)이 도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 보조 전극(150)이 추가 상기 제1 보조 전극(151)은 상기 제1 절연층(131)에 구비된 제1 콘택홀(CH1)을 통해서 패드(110)와 연결되어 있 상기 제1 보조 전극(151)의 일 측면은 연결 전극(300)에 연결되어 있다. 또한, 상기 제2 보조 전극(152)의 상면 도 9에 따른 실시예의 경우, 상기 연결 전극(300)이 상기 패드(110)의 일 측면, 상기 패드(110)의 하면, 상기 이상 설명한 본 발명의 다양한 실시예의 경우, 상기 패드(110)의 끝단 부분이 상기 제1 기판(100)의 상면에서 상기 패드(110)는 연성이 있는 금속물질로 이루어질 수 있기 때문에 상기 제1 기판(100)의 상면에서 벗겨지면서 도 10에 따르면, 상기 제2 기판(200)의 일면, 구체적으로, 상기 제1 기판(100)과 마주하는 상기 제2 기판(200) 도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 제1 콘택홀(CH1)이 형 도 13에는 상기 패드(110)와 상기 보조 전극(150)의 연결을 위한 제2 콘택홀(CH2)이 형성된 모습을 도시하였지 도 14는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는 절연층(130)과 보조 전술한 도 13의 구조에서와 유사하게, 도 14의 구조에서 제1 콘택홀(CH1) 및 제3 콘택홀(CH3)은 생략이 가능하 도 15에서 알 수 있듯이, 서로 마주하는 제1 기판(100)과 제2 기판(200)이 씰런트(250)에 의해서 접착되어 상기 패드(110a, 110b, 110c) 각각에는 연결 전극(300)이 연결되어 있다. 즉, 1개의 패드(110a, 110b, 110c)와 상기 연결 전극(300)은 연성 회로 필름(400) 상에 형성된 리드 배선(410)과 전기적으로 연결되어 있고, 상기 리 구체적으로 도시하지는 않았지만, 상기 연성 회로 필름(400)은 도전성 접착층을 통해서 상기 제1 기판(100)과 -14-우선, 도 16a에서 알 수 있듯이, 제1 기판(100)과 제2 기판(200)의 합착 기판을 스크라이빙(scribing) 하여 단 상기 제1 기판(100) 상에는 패드(110)가 형성되어 있고, 상기 패드(110) 상에는 제1 절연층(131)과 제2 절연층 상기 제2 기판(200)의 하면 상에는 차광층(210)과 오버코트층(230)이 형성되어 있고, 상기 제2 기판(200)의 상 상기 제1 기판(100)과 상기 제2 기판(200)은 씰런트(250)에 의해서 합착된다. 상기 씰런트(250)는 상기 제1 기 한편, 도시하지는 않았지만, 상기 제1 절연층(131)과 상기 제2 절연층(132) 사이에 보조 전극(150)을 형성하고 또한, 상기 제2 절연층(132) 상에 보조 전극(150)을 형성하고 상기 보조 전극(150)을 상기 제1 절연층(131)과 다음, 도 16b에서 알 수 있듯이, 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내어, 상기 패드 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내는 공정은 그라인딩(Grinding) 기구(600)를 상기 다음, 도 16c에서 알 수 있듯이, 상기 패드(110)의 일단부 상면에 형성된 절연층(300)의 일부을 제거하여, 상기 이와 같이 상기 패드(110)의 일단부 상면에 형성된 절연층(300)을 제거하는 공정은 레이저를 조사하는 공정으로 다음, 도 16d에서 알 수 있듯이, 상기 패드(110)와 연결되도록 연결 전극(300)을 형성한다. 상기 연결 전극 우선, 도 17a에서 알 수 있듯이, 제1 기판(100)과 제2 기판(200)의 합착 기판을 스크라이빙(scribing) 하여 단 상기 제1 기판(100) 상에는 패드(110)가 형성되어 있고, 상기 패드(110) 상에는 제1 절연층(131)이 형성되어 있 상기 제2 기판(200)의 하면 상에는 차광층(210)과 오버코트층(230)이 형성되어 있고, 상기 오버코트층(230)의 상기 제1 기판(100)과 상기 제2 기판(200)은 씰런트(250)에 의해서 합착된다. 상기 씰런트(250)는 상기 제1 기 다음, 도 17b에서 알 수 있듯이, 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내어, 상기 패드 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내는 공정은 그라인딩(Grinding) 기구(600)를 상기 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내는 공정을 통해 상기 패드(110), 상기 제1 절연층 다음, 도 17c에서 알 수 있듯이, 상기 패드(110)와 연결되도록 연결 전극(300)을 형성한다. 상기 연결 전극 우선, 도 18a에서 알 수 있듯이, 제1 기판(100)과 제2 기판(200)의 합착 기판을 스크라이빙(scribing) 하여 단 상기 제1 기판(100) 상에는 패드(110)가 형성되어 있고, 상기 패드(110) 상에는 제1 절연층(131)이 형성되어 있 한편, 도시하지는 않았지만, 상기 제1 절연층(131)에 제1 콘택홀(CH1)을 형성하고 상기 제1 콘택홀(CH1)을 통해 또한, 도시하지는 않았지만, 상기 제1 기판(100)을 전술한 도 13 및 도 14와 같은 구조로 형성함으로써, 최종적 상기 제2 기판(200)의 하면 상에는 차광층(210)과 오버코트층(230)이 형성되어 있고, 상기 제2 기판(200)의 상 상기 제1 기판(100)과 상기 제2 기판(200)은 씰런트(250)에 의해서 합착된다. 상기 씰런트(250)는 상기 제1 기 다음, 도 18b에서 알 수 있듯이, 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내어, 상기 패드 상기 패드(110)의 일단을 상기 제1 기판(100)으로부터 벗겨내는 공정은 그라인딩(Grinding) 기구(600)를 상기 다음, 도 18c에서 알 수 있듯이, 상기 패드(110)와 연결되도록 연결 전극(300)을 형성한다. 상기 연결 전극 100: 제1 기판 110: 패드	The display device described in the embodiment includes a first substrate (100) and a second substrate (200) that are adhered together using a sealant (250) to form a cohesive display panel structure. Both substrates are structurally identical and can vary in design depending on the display type, such as an LCD or OLED. On the first substrate (100), a pad (110) is formed, connected to wiring (111) for electrical integration, while the second substrate (200) features layers like a light-blocking layer (210), an overcoat layer (230), and potentially a light-leakage prevention pattern (270). A flexible circuit film (400) is attached to the edges of the substrates via a connection electrode (300), facilitating electrical connectivity without extending the first substrate beyond the second. The connection electrode interfaces with the pad and extends across the first and second substrate sides. To enhance structural and operational efficiency, the substrates are bonded with sealant, which also isolates the internal components from external environmental factors. In variations of the structure, contact holes (CH1, CH2) and auxiliary electrodes (150) may be integrated between insulation layers (131, 132) to establish robust connections. Processes like grinding and laser etching are employed to remove portions of the insulating layers over the pad for better electrode connectivity. Overall, the modular construction ensures adaptability for various display applications, maintaining durability and functional integration.	1
1020160184459	둘째, 상기 게이트 드라이버(200)는, 상기 제어부(400)로부터 전송되어온 게이트 제어신호(GCS)들을 이용하여, 상기 게이트 드라이버(200)는, 상기 발광 표시패널(100)과 독립되게 형성되어, 테이프 캐리어 패키지(TCP), 칩 셋째, 상기 전원 공급부(500)는 상기 게이트 드라이버(200), 상기 데이터 드라이버 및 상기 제어부(400)로 전원 상기 락 입력 신호(LOCK in)는 상기 전원 공급부(500)로부터 전송된 상기 락 스타트 신호(LOCK start)일 수도 상기 락 출력 신호(LOCK out)는 후단 데이터 드라이버 IC로 공급되는 락 입력 신호(LOCK in)가 될 수도 있으며, 즉, 상기 락 처리부(330)는 전단 데이터 드라이버 IC로부터 상기 락 입력 신호(LOCK in)가 정상적으로 또한, 상기 락 처리부(330)는 전단 데이터 드라이버 IC로부터 상기 락 입력 신호(LOCK in)가 정상적으로 수신되 상기 타이밍 신호들 및 상기 입력 영상데이터들을 수신한 상기 제어부(400)는 상기 게이트 드라이버(200)와 상 100 : 발광 표시패널 200 : 게이트 드라이버도 1은 본 발명에 따른 발광 표시장치의 구성을 나타낸 예시도. [0010]	The present invention describes an emissive display device comprising a light-emitting display panel (100), a gate driver (200), a power supply unit (500), and a control unit (400). The gate driver (200), independent of the display panel (100), is formed as a tape carrier package (TCP) or a chipset, utilizing gate control signals (GCS) transmitted from the control unit (400) to drive the gate lines. The power supply unit (500) delivers power to the gate driver (200), the data driver, and the control unit (400). The device also includes a lock processing mechanism, where a lock input signal (LOCK in) from the power supply unit (500) can act as a lock start signal (LOCK start). The lock output signal (LOCK out) is passed to downstream data driver ICs as their lock input signal. The lock processing unit (330) ensures the lock input signal from the upstream data driver IC is received correctly, allowing synchronized operation across multiple driver ICs. The control unit (400) receives timing signals and input image data, coordinating operations between the gate driver (200) and data driver to ensure accurate display functions. This modular design enhances reliability and performance, as illustrated in Figure 1, which provides an exemplary configuration of the emissive display device.	1
1020180169514	본 발명의 예시적인 구현예들에서는, 금속 기재(10); 상기 금속 기재 상에 위치한 접착 필름(20); 상기 접착 필 예시적인 구현예에서, 상기 금속 기재는 알루미늄, 구리, 니켈, 및 인바-니켈합금(Invar : Nikel-Alloy)으로 이 예컨대 금속 기재로 인바-니켈합금(Invar : Nikel-Alloy)을 60~100um 의 두께로 사용할 수 있다. 예시적인 구현예에서, 상기 접착 필름은 단일층 또는 2 이상의 층으로 이루어질 수 있다. 예시적인 구현예에서, 상기 접착 필름은 점착부여제; 폴리올레핀계 바인더, 아크릴 모노머, 광개시제 및 흡습제 -5-일 구현예에서, 상기 폴리올레핀계 바인더는 당업계에 공지된 일반적인 폴리올레핀계 바인더는 모두 해당될 수 일 구현예에서, 상기 아크릴 모노머는 아크릴레이트계 모노머 또는 메타크릴레이트계 모노머일 수 있고, 일 구현예에서, 상기 광개시제는 일반적인 300~400nm 파장대역에서 사용 가능한 광개시제는 사용 가능하며, 예 또한, 예컨대 1-Hydroxy-cyclohexyl-phenyl-ketone나 Bis(2,4,6-trimethylbenzoyl)-phenylphosphineoxide를 예시적인 구현예에서, 상기 흡습제는 산화리튬(Li2O), 산화나트륨(Na2O), 산화칼륨(K2O) 산화바륨(BaO), 산화칼 예시적인 구현예에서, 상기 이형 필름은 폴리에틸렌테레프탈레이트(PET; polyethyleneterephthalate), 폴리에틸 예시적인 구현예에서, 상기 알루미늄 포일(Aluminum foil)층의 두께는 5 내지 40 μm일 수 있고, 바람직하게는 예시적인 구현예에서, 상기 봉지 접착 필름의 수분 투과도는 0.1 mg/m2·day 이하일 수 있고, 예컨대, 0.1 mg/m2 본 발명의 또다른 예시적인 구현예들에서는, 기판; 기판 상에 형성된 OLED 패널; 및 상기 OLED 패널 전면을 봉 공개특허 10-2022-0072566 A. 1번 코팅액 제조 EPDM, Butyl Rubber, 점착부여제를 1:2:4로 섞은 용액에 0.5wt%의 아크릴 모너머와 아크릴 모너머 100wt% 대비 -광개시제: Diphenyl(2,4,6-trimethylbenzoyl)phosphine oxide(관용명 TPO) B. 2번 코팅액 제조 CaO를 1번 코팅액과 1:1 섞어 2번 코팅액을 제조하였다. 1번 코팅액을 Aluminum foil(40)/PET 이형필름(30) 위에 코팅하고, 2번 코팅액을 공정용 필름(금속 기재 부착시 이어서 2번 코팅층의 이형필름을 제거하면서, 금속 기재(10)를 봉지 접착필름(20)과 부착하였다. (도 1 참조) 비교예 2 이형필름 자체의 수분 차단 성능을 확인하기 위해, WVTR 장비중에 가장 공신력이 높고, 5x10-5 g/m2·day까지 정 2. 이형필름을 부착한 봉지 접착필름의 가속수명 평가 금속 기재가 부착된 봉지 접착필름을 온도 85℃, 습도 85%의 신뢰성 챔버에 방치한 후 96시간까지 방치 한 후, 공개특허 10-2022-0072566 상기 표를 참조하면, 본 발명의 실시예 1의 경우 수분투과도가 비교예 1 또는 비교예 2와 비교하여 현저히도 1은 본 발명의 일 구현예에 따른 봉지 접착 필름의 구조도이다. [0012]	In exemplary embodiments of the present invention, a metal substrate (10) is combined with an adhesive film (20) and a release film to form a moisture-resistant encapsulation adhesive film. The metal substrate may be made of materials such as aluminum, copper, nickel, or Invar (nickel-alloy) with a thickness ranging from 60 to 100 μm. The adhesive film can be composed of single or multiple layers and includes components like tackifiers, polyolefin-based binders, acrylic monomers, photoinitiators, and desiccants. For instance, the polyolefin-based binder may be any binder commonly used in the field, while the acrylic monomer may be acrylate or methacrylate-based. The photoinitiator is selected to be active in the 300–400 nm wavelength range, with examples including 1-Hydroxy-cyclohexyl-phenyl-ketone and Bis(2,4,6-trimethylbenzoyl)-phenylphosphine oxide. Desiccants such as lithium oxide (Li₂O), sodium oxide (Na₂O), or calcium oxide (CaO) can be added to enhance moisture resistance. The release film may be made of materials like polyethylene terephthalate (PET) or polyethylene naphthalate (PEN). Aluminum foil can also be incorporated with a thickness of 5 to 40 μm, preferably around 40 μm, to improve barrier properties. The moisture permeability of the encapsulation adhesive film is designed to be 0.1 mg/m²·day or less, achieving high moisture resistance. In another embodiment, the structure includes a substrate, an OLED panel formed on the substrate, and an encapsulation layer covering the OLED panel. For example, a coating solution (1st coating solution) is prepared by mixing EPDM, Butyl Rubber, and a tackifier in a 1:2:4 ratio, adding 0.5 wt% of an acrylic monomer and a photoinitiator such as Diphenyl(2,4,6-trimethylbenzoyl)phosphine oxide (TPO). A second coating solution is prepared by mixing calcium oxide (CaO) with the first coating solution in a 1:1 ratio. The encapsulation process involves applying the first coating solution onto an aluminum foil/PET release film layer, followed by the second coating solution. The release film is then removed, and the metal substrate is adhered to the encapsulation adhesive film (as shown in Figure 1). Accelerated life testing under 85°C and 85% relative humidity conditions demonstrated that the encapsulation adhesive film in this embodiment significantly outperforms comparative examples in moisture permeability, providing enhanced durability and reliability for OLED applications.	1
1020180136876	이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 OLED 디스플레이 장치를 개략적으로 나타낸 회로 블록도이다. 도 1을 참조하면, OLED 디스플레이 장치는 패널(100), 패널 구동부인 게이트 드라이버(200) 및 데이터 드라이버 전원 공급부(700)는 입력 전압을 이용하여 디스플레이 장치의 구동에 필요한 다양한 구동 전압들을 생성하여 출 공개특허 10-2019-0077689 타이밍 컨트롤러(400)는 호스트 시스템으로부터 영상 데이터 및 타이밍 제어 신호들을 공급받는다. 호스트 시스 타이밍 컨트롤러(400)는 시스템으로부터 공급받은 영상 소스를 소비 전력 감소를 위한 휘도 보정이나, 화질 보 타이밍 컨트롤러(400)는 디스플레이 장치를 센싱 모드로 동작하도록 제어할 수 있다. 예를 들면, 타이밍 컨트롤 감마 전압 생성부(600)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라, 타이밍 컨트롤러(40 데이터 드라이버(300)는 전압 공급부(700)로부터 공급받은 레퍼런스 전압(Vref)을 타이밍 컨트롤러(400)의 제어 데이터 드라이버(300)는 타이밍 컨트롤러(400)의 제어에 따라 센싱 모드일 때, 복수의 데이터 라인(DL1~DLm)에 게이트 드라이버(200)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 게이트 제어 신호를 이용하여 패널(100) 게이트 드라이버(200)는 타이밍 컨트롤러(400)의 제어에 따라, 복수의 스캔 게이트 라인들(GLsc1~GLsc(n))을 개 스캔 게이트 드라이버(210) 및 센스 게이트 드라이버(220)는 각 프레임마다 스캔 게이트 라인들(GLsc1~GLsc(n)) 특히, 센스 게이트 드라이버(220)는 각 프레임마다 서브픽셀들(P)의 충전 시간에 대한 감소없이 센스 게이트 라 복수의 수평 라인(HL1~HLn)의 서브픽셀들(P)은 스캔 게이트 라인들(GLsc1~GLsc(n)) 및 센스 게이트 라인들 또한, 복수의 수평 라인(HL1~HLn)의 서브픽셀들(P)은 각 프레임에서 발광 시간 이후 및 충전 시간 이전 중 적어 특히, 각 센스 게이트 라인(GLse)에 의해 제어되는 각 수평 라인(HL)의 OLED 오프 시간은 다른 복수의 수평 라 도 2는 일 실시예에 따른 픽셀 회로 및 데이터 드라이버의 일부 구성을 나타낸 등가회로도이고, 도 1과 결부하 도 2를 참조하면, 각 서브픽셀(P)은 고전위 전원(이하 EVDD) 라인(PL) 및 저전위 전원(이하 EVSS) 전극 사이에 스캔 및 센스 TFT(ST1, ST2) 및 구동 TFT(DT)는 아몰퍼스 실리콘 (a-Si) TFT, 폴리-실리콘(poly-Si) TFT, 산화 OLED 소자(10)는 구동 TFT(DT)의 소스 노드(N2)와 접속된 애노드와, EVSS 전원과 접속된 캐소드와, 애노드 및 스캔 TFT(ST1)는 스캔 게이트 드라이버(210)로부터 스캔 게이트 라인(GLsc)에 공급되는 스캔 게이트 신호(SCA 센스 TFT(ST2)는 센스 게이트 드라이버(220)로부터 센스 게이트 라인(GLse)에 공급되는 센스 게이트 신호 구동 TFT(DT)의 게이트 노드(N1) 및 소스 노드(N2) 사이에 접속된 스토리지 커패시터(Cst)는 턴-온된 스캔 및 센싱 모드일 때, 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급된 센싱용 데이터를 DAC을 통해 센싱 표시 모드일 때, 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급된 영상 데이터를 DAC을 통해 데이터 이와 같이, 센스 TFT(ST2) 및 레퍼런스 라인(RL)을 이용하여 입력 데이터 및 충전 시간과 무관하게 OLED 소자 도 3은 본 발명의 일 실시예에 따른 각 프레임의 구동 방법을 나타낸 도면이다. 각 프레임의 액티브 시간에서, 제1 수평 라인(HL1)을 제외한 제2 내지 제n 수평 라인(HL2~HLn)은 라인 순차적으 도 4는 본 발명의 일 실시예에 따른 스캔 게이트 라인들과 센스 게이트 라인들의 구동 파형도이고, 도 1 및 도 도 4를 참조하면, 한 프레임의 액티브 시간 동안 데이터 드라이버(300)는 1 수평기간(1H) 단위로 데이터 신호 스캔 게이트 드라이버(210)는 스캔 게이트 라인들(GLsc1~GLsc(n))에 각각 공급되는 스캔 게이트 신호 센스 게이트 드라이버(220)는 각 수평 라인(HL)의 발광 시간 이후 및 충전 시간(C) 이전 중 어느 하나의 특정 도 4를 참조하여 예를 들면, 각 프레임의 액티브 시간에서, 제1 내지 제n 스캔 게이트 신호(SCAN1~SCAN(n))와, 제n/2 내지 제n 스캔 게이트 신호(SCAN(n/2)~SCAN(n)) 및 제n/2 내지 제n 센스 게이트 신호 제2 내지 제n 스캔 게이트 신호(SCAN2~SCAN(n)) 및 제2 내지 제n 센스 게이트 신호(SENSE2~SENSE(n))에 스캔 -10-제2 내지 제n/2 센스 게이트 신호(SENSE2~SENSE(n/2))의 제2 센스 펄스(23)는 액티브 시간의 시작 타이밍에서 제n/2+1 내지 제n 센스 게이트 신호(SENSE(n/2+1)~SENSE(n))의 제2 센스 펄스(23)는 액티브 시간에서 라인 순 수직 블랭크 시간 동안 스캔 게이트 드라이버(210) 및 센스 게이트 드라이버(220)에 의해 선택된 어느 한 수평 도 5를 참조하면, 도 1에 도시된 스캔 게이트 드라이버(210)는 제1 게이트 스타트 펄스(GSP_SCAN)를 게이트 쉬 센스 게이트 드라이버(220)는 제2 게이트 스타트 펄스(GSP_SENSE)를 게이트 쉬프트 클럭(GSC)에 따라 1H마다 순 이와 같이, 일 실시예에 따른 OLED 디스플레이 장치 및 그 구동 방법은 센스 TFT 및 레퍼런스 라인을 이용하여 100: 패널 200: 게이트 드라이버도 3은 본 발명의 일 실시예에 따른 각 프레임의 구동 방법을 나타낸 도면이다.	The OLED display device, as described in one embodiment of the present invention, comprises a display panel (100), a gate driver (200), a data driver (300), a timing controller (400), a gamma voltage generator (600), and a power supply (700). The display panel (100) includes subpixels (P) arranged in a matrix format, each consisting of an OLED, a driving TFT (DT), storage capacitor (Cst), and scan and sense TFTs (ST1, ST2). The gate driver (200) generates scan signals (SCAN) for sequential operation of the gate lines (GLsc), while the sense gate driver (220) provides sense signals (SENSE) to sense gate lines (GLse) for pixel compensation. The timing controller (400) receives image data and control signals from the host system, adjusts the resolution and brightness to optimize power consumption and quality, and controls sensing and display modes. In sensing mode, the data driver (300) delivers sensing data via DACs to the subpixels, while in display mode, it provides video data to drive the OLEDs. The gamma voltage generator (600) supplies reference gamma voltages for accurate grayscale rendering. The power supply (700) generates various driving voltages for the entire device. As shown in Figures 2 and 4, the scan and sense TFTs (ST1, ST2) in each subpixel are driven by scan and sense gate signals, respectively. The storage capacitor (Cst) stabilizes the voltage at the driving TFT’s gate node (N1). The data driver (300) utilizes reference lines (RL) and sense TFTs (ST2) to ensure consistent OLED performance, regardless of input data or charge time. During the active period of each frame, data signals are sequentially supplied to subpixels along the horizontal lines (HL1 to HLn), as illustrated in Figure 3. The described driving method alternates scan and sense signals across multiple lines during active and blank periods, ensuring precise control and compensation for pixel variations. This design achieves high-quality image output and reliable operation in OLED displays, making it ideal for advanced visual applications.	1
1020160053020	도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치는 서브 픽셀(SP)들이 형성된 표시패널(10)과, 채널(14)을 표시패널(10)에는 서브 픽셀(SP)들이 매트릭스 형태로 배치된다. 서브 픽셀(SP)들은 고전위 및 저전위 구동전압 타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정 게이트 구동부(13)는 게이트 제어신호(GDC)를 기반으로 스캔신호(SCAN)를 생성할 수 있다. 게이트 구동부(13)는 데이터 구동부(12)는 1 수평라인에 배열된 j개의 데이터 라인(DL1~DLj)보다 적은 개수의 n개의 출력채널 데이터 구동부(12)는 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 RGB 아날로그 데이터 멀티플렉서 회로(200)는 n개의 출력채널(DC1~DCn)을 j개의 데이터 라인들(DL1~DLj)과 선택적으로 연결하여 영상 도 3은 멀티플렉서 회로(200)의 회로 구성을 도시한 것으로서, R 서브 픽셀(R), G 서브 픽셀(G), B 서브 픽셀 도 3을 참조하면, 멀티플렉서 회로(200)는 데이터 구동부(12)의 데이터채널(DC1)과 데이터 라인들(DL1~DL4)을 데이터 멀티플렉서 TFT(RD_TFT, GD_TFT, BD_TFT)와 센싱 멀티플렉서 TFT(RS_TFT, GS_TFT, BS_TFT)는 외부로부 각각의 서브 픽셀(R, G, B)들은 N 데이터 라인 및 N+1 데이터 라인에 연결되고 이웃한 서브 픽셀(SP)들은 데이 제1 데이터 멀티플렉서 TFT(RD_TFT)는 제1 멀티플렉서 클럭신호(Mux_R)에 따라 데이터 구동부(12)의 출력채널 제1 데이터 멀티플렉서 TFT(RD_TFT)의 게이트 전극은 제1 멀티플렉서 클럭신호(Mux_R)가 인가되는 신호라인에 제2 데이터 멀티플렉서 TFT(GD_TFT)의 게이트 전극은 제2 멀티플렉서 클럭신호(Mux_G)가 인가되는 신호라인에 제3 데이터 멀티플렉서 TFT(BD_TFT)의 게이트 전극은 제3 멀티플렉서 클럭신호(Mux_B)가 인가되는 신호라인에 제1 센싱 멀티플렉서 TFT(RS_TFT)는 제1 멀티플렉서 클럭신호(Mux_R)에 따라 데이터 구동부(12)의 센싱채널 제1 센싱 멀티플렉서 TFT(RS_TFT)의 게이트 전극은 제1 멀티플렉서 클럭신호(Mux_R)가 인가되는 신호라인에 접 제2 센싱 멀티플렉서 TFT(GS_TFT)의 게이트 전극은 제2 멀티플렉서 클럭신호(Mux_G)가 인가되는 신호라인에 접 제3 센싱 멀티플렉서 TFT(BS_TFT)의 게이트 전극은 제3 멀티플렉서 클럭신호(Mux_B)가 인가되는 신호라인에 접 공개특허 10-2020-0076196 도 3에 나타나지 않았지만, 멀티플렉서 회로(200)는, 전술된 제1 ~ 제3 데이터 멀티플렉서 TFT(RD_TFT, GD_TFT, 또한, 제1 ~ 제3 센싱 멀티플렉서 TFT(RS_TFT, GS_TFT, BS_TFT)들 외에도, 나머지 센싱채널들(SC2 ~ SCn) 각각 한편, 멀티플렉서 회로(200)에 포함된 모든 제1 데이터 멀티플렉서 TFT(RD_TFT)들과 제1 센싱 멀티플렉서 도 4를 참조하면, 서브 픽셀(SP)은, OLED, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 도 5를 참조하면 R 서브 픽셀(R), G 서브 픽셀(G), B 서브 픽셀(B)를 포함하는 3개의 서브 픽셀 당 1개의 출력 표시패널에 구비되는 멀티플렉서 회로는 데이터 전압(Vdata)의 공급 채널과 데이터 라인들을(DL1~DL4) 선택적으 제1 데이터 멀티플렉서 TFT(RD_TFT)는 제1 멀티플렉서 클럭신호(Mux_R)에 따라 R 서브 픽셀(R)의 제1스위치 제1 데이터 멀티플렉서 TFT(RD_TFT)의 게이트 전극은 제1 멀티플렉서 클럭신호(Mux_R)가 인가되는 신호라인에 제1 센싱 멀티플렉서 TFT(RS_TFT)의 게이트 전극은 제1 멀티플렉서 클럭신호(Mux_R)가 인가되는 신호라인에 접 제2 데이터 멀티플렉서 TFT(GD_TFT)의 게이트 전극은 제2 멀티플렉서 클럭신호(Mux_G)가 인가되는 신호라인에 제2 센싱 멀티플렉서 TFT(GS_TFT)의 게이트 전극은 제2 멀티플렉서 클럭신호(Mux_G)가 인가되는 신호라인에 접 제3 데이터 멀티플렉서 TFT(BD_TFT)의 게이트 전극은 제3 멀티플렉서 클럭신호(Mux_B)가 인가되는 신호라인에 제3 센싱 멀티플렉서 TFT(BS_TFT)의 게이트 전극은 제3 멀티플렉서 클럭신호(Mux_B)가 인가되는 신호라인에 접 영상표시 모드에서 제1 멀티플렉서 클럭신호(Mux_R), 제2 멀티플렉서 클럭신호(Mux_G), 제3 멀티플렉서 클럭신 제1 멀티플렉서 클럭신호(Mux_R)가 입력됨에 따라 제1 데이터 멀티플렉서 TFT(RD_TFT)는 R 서브 픽셀(R)의 제1 제2 멀티플렉서 클럭신호(Mux_G)가 입력됨에 따라 제2 데이터 멀티플렉서 TFT(GD_TFT)는 G 서브 픽셀(G)의 제1 제3 멀티플렉서 클럭신호(Mux_B)가 입력됨에 따라 제3 데이터 멀티플렉서 TFT(BD_TFT)는 에 B 서브 픽셀(B)의 이상과 같이, 영상표시 모드에서 제1 멀티플렉서 클럭신호(Mux_R), 제2 멀티플렉서 클럭신호(Mux_G), 제3 멀티 제1실시예에 따른 센싱모드에서 제1 멀티플렉서 클럭신호(Mux_R), 제2 멀티플렉서 클럭신호(Mux_G), 제3 멀티플 도 8은 R 서브 픽셀(R) 라인을 센싱하기 위해 제1 멀티플렉서 클럭신호(Mux_R)가 입력되어 제1 데이터 멀티플렉 제1 데이터 멀티플렉서 TFT(RD_TFT)는 R 서브 픽셀(R)의 제1스위치 TFT(SW1)가 연결된 제1 데이터 라인(DL1)을 제2실시예에 따른 센싱모드에서 제1 멀티플렉서 클럭신호(Mux_R), 제2 멀티플렉서 클럭신호(Mux_G), 제3 멀티플 제1 데이터 멀티플렉서 TFT(RD_TFT)는 R 서브 픽셀(R)의 제1스위치 TFT(SW1)가 연결된 제1 데이터 라인(DL1)을도 3은 도 2의 멀티플렉서 회로의 실시예를 나타낸 회로도이다.	The display device according to an embodiment of the present invention includes a display panel (10) with subpixels (SP) arranged in a matrix, a data driver (12), a gate driver (13), and a multiplexer circuit (200). Subpixels (SP) consist of red (R), green (G), and blue (B) units, each including an OLED, a driving TFT (DT), a storage capacitor (Cst), and switching TFTs (ST1, ST2). The data driver (12) processes digital video data (RGB) received from a timing controller (11) and converts it into analog data to drive the subpixels. The gate driver (13) generates scan signals (SCAN) based on gate control signals (GDC) to enable pixel addressing. The multiplexer circuit (200), shown in Figures 3 and 5, connects the limited output channels (DC1DCn) of the data driver (12) to the data lines (DL1DLj) on the display panel, reducing circuit complexity. Data multiplexing is controlled by clock signals (Mux_R, Mux_G, Mux_B), which selectively activate data multiplexer TFTs (RD_TFT, GD_TFT, BD_TFT) to supply data to corresponding R, G, or B subpixels. Similarly, sensing multiplexer TFTs (RS_TFT, GS_TFT, BS_TFT) enable connection to sensing channels for monitoring subpixel characteristics. During the display mode, the clock signals ensure the sequential delivery of data to subpixels, optimizing channel usage. For instance, Mux_R activates RD_TFT to connect the data driver output to the data line driving the R subpixels, while Mux_G and Mux_B do the same for G and B subpixels. In sensing mode, the same mechanism allows subpixel-specific characteristics, such as voltage and current, to be measured for compensation and calibration. This innovative design minimizes the number of output channels and wiring on the display panel while maintaining precise control and high performance, ensuring efficient operation for high-resolution displays.	1
1020180168076	이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 도 1은 하이브리드 보상 방식이 적용되는 서브픽셀의 등가 회로와 데이터 구동 회로를 도시한 것이고, 도 2는 도 1을 참조하면, 하이브리드 보상을 위해 서브픽셀 또는 화소(P)는, OLED, 구동 TFT(DT), 스토리지 커패시터 OLED는 제2 노드(N2)에 접속된 애노드 전극, 저전위 전원(EVSS)에 접속된 캐소드 전극 및 애노드 전극과 캐소드 구동 TFT(DT)는 게이트-소스 간 전압(Vgs)에 따라 OLED에 흐르는 전류(Ioled)를 제어한다. 구동 TFT(DT)는 제 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 스위치 TFT(ST1)는 제1 게이트 신호(또는 제1 스캔 신호)(SCAN)에 따라 스위칭 되어, 데이터 라인에 충전된 제2 스위치 TFT(ST2)는 제2 게이트 신호(또는 제2 스캔 신호)(SEN)에 따라 스위칭 되어, 기준 라인에 충전된 기 데이터 구동 회로는 데이터 라인 및 기준 라인을 통해 화소(P)에 연결된다. 데이터 구동 회로는 디지털 보상 도 2를 참조하여 구동 TFT(DT)의 문턱 전압(Vth) 변화가 센싱 및 보상되는 원리를 설명하면, 외부 보상 방식은 도 1과 도 3을 참조하여 구동 TFT(DT)의 이동도() 변화가 내부 보상 방식에 따라 센싱 및 보상되는 원리를 설명 초기화 기간(Ti)에, 제1 및 제2 스캔 신호(SCAN, SEN)는 모두 온 레벨(Lon)로 유지된다. 온 레벨(Lon)은 24V 센싱 기간(Ts)에, 제1 스캔 신호(SCAN)는 온 레벨(Lon)로 유지되고, 제2 스캔 신호(SEN)는 오프 레벨(Loff)로 발광 기간(Te)에, 제1 및 제2 스캔 신호(SCAN, SEN)는 모두 오프 레벨(Loff)로 유지된다. 구동 TFT(DT)의 게 이처럼, 내부 보상 방식은 센싱 기간(Ts) 동안 구동 TFT(DT)의 게이트 전위(Vg)를 데이터 전압(MVdata)으로 고 도 4는 데이터 전압 공급을 제어하기 위한 제1 게이트 라인과 기준 전압 공급을 제어하기 위한 제2 게이트 라인 도 4의 서브픽셀의 등가 회로는 도 1의 서브픽셀의 등가 회로와 동일하여, OLED, 구동 TFT(DT), 스토리지 커패 도 4의 두 라인의 서브픽셀은 데이터 전압 공급을 제어하기 위한 제1 게이트 라인과 기준 전압 공급을 제어하기 k번째 라인의 서브픽셀의 제1 스위치 TFT(ST1)와 (k+1)번째 라인의 서브픽셀의 제1 스위치 TFT(ST1)의 드레인 도 5에서는 수평 방향으로 이웃하는 서로 다른 색의 두 서브픽셀의 데이터 라인이 하나의 채널을 통해 데이터 제1 디먹스 신호(DMUX1)는, 1 수평 기간(1H)을 주기로 듀티 비가 50%로 스윙 하는데, 각 수평 기간의 제1 구간 채널1(CH1)은 각 수평 기간의 제1 구간(T1)에 R 데이터 전압을 출력하고 제2 구간(T2)에 G 데이터 전압을 출력 2 수평 기간(2H)에 해당하는 두 라인의 서브픽셀은 제1 게이트 라인과 제2 게이트 라인을 공유하여 각각 2 수평 도 6에서 첫 번째 수평 기간에 k번째 라인의 서브픽셀에 해당 라인에 대한 데이터 전압이 공급되고, 온 레벨의 두 번째 수평 기간에는 (k+1)번째 라인의 서브픽셀에 해당 라인에 대한 데이터 전압이 공급되고, 온 레벨의 스 특히, 내부 보상을 위해 필요한 기준 전압 인가를 제어하기 위해서는 제2 게이트 라인이 추가로 필요한데, 도 4 본 발명은, 이러한 상황을 고려하여 개발된 것으로, 유기 발광 표시 장치를 채택하는 모바일 기기에서, 픽셀의 도 7은 본 발명의 실시예에 따른 유기 발광 표시 장치의 구동 회로를 블록으로 도시한 것이고, 도 8은 도 7의 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 패널(10), 타이밍 컨트롤러(11), 데이터 구동부(12), 표시 패널(10)에는 다수의 데이터 라인(14A)과 기준 라인(14B) 및 다수의 게이트 라인(또는 스캔 라인)(15A, 픽셀(P)은, OLED, 구동 TFT, 스토리지 커패시터, 제1 스위치 TFT 및 제2 스위치 TFT를 구비할 수 있다. 픽셀 각 픽셀(P)은, 데이터 라인들(14A_1, 14A_2) 중 어느 하나, 기준 라인들(14B) 중 어느 하나, 제1 게이트 라인들 예를 들어, 첫 번째 픽셀 라인(L#1)에 배치된 각 픽셀(P)은 제1 데이터 라인들(14A_1) 중에서 하나에 연결되고, 하나의 픽셀 유닛에 포함된 다수의 픽셀들(P)이 하나의 기준 라인(14B)을 공유할 수 있다. 픽셀 유닛은 적색 첫 번째 픽셀 라인(L#1)에 배치된 모든 픽셀(P)과 두 번째 픽셀 라인(L#2)에 배치된 모든 픽셀(P)은 제1 게이트 본 발명의 유기 발광 표시 장치는 픽셀의 구동 특성을 보상하기 위하여 외부 보상 기술과 내부 보상 기술을 채 타이밍 컨트롤러(11)는 픽셀의 구동 특성을 센싱하고 그에 따른 보상 값을 업데이트하기 위한 센싱 구동(또는 수직 블랭크 기간은 입력 영상 데이터(DATA)가 기입되지 않는 기간으로서, 1 프레임 분의 입력 영상 데이터 구동 TFT 특성 센싱 및 보상을 위한 외부 보상 구동은 시스템 전원이 인가되고 있는 도중에 표시 장치의 화면만 픽셀(P)은 내부 보상 회로를 더 포함할 수 있다. 내부 보상 회로는 하나 이상의 스위치 TFT들과 하나 이상의 타이밍 컨트롤러(11)는 호스트 시스템으로부터 입력되는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 도트 게이트 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, 데이터 제어 신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling 데이터 제어 신호(DDC)는, 외부 보상 동작을 위해, 기준 라인(14B)에 기준 전압(Vref)을 공급하기 위한 초기화 타이밍 컨트롤러(11)는 외부 보상 동작에 따른 디지털 센싱 값(SD)을 데이터 구동부(12)의 ADC로부터 입력 받는 데이터 구동부(12)는 적어도 하나 이상의 소스 드라이버 IC(Integrated Circuit)(SDIC)와 디먹스 스위치부 소스 드라이버 IC(SDIC)에는 데이터 라인들(14A)에 연결된 다수의 디지털-아날로그 컨버터들(이하, DAC라 함) 소스 드라이버 IC의 DAC는 디스플레이 구동 때 타이밍 컨트롤러(11)로부터 인가되는 데이터 제어 신호(DDC)에 소스 드라이버 IC의 DAC는 외부 보상을 위한 센싱 구동 때 타이밍 컨트롤러(11)로부터 인가되는 데이터 제어 신 센싱 유닛은 데이터 제어 신호(DDC)를 기반으로 기준 라인(14B)에 기준 전압(Vref)을 공급하거나 또는 기준 라 디먹스 스위치부(121)는, 소스 드라이버 IC의 각 채널에 대해서, 해당 채널에서 출력되는 신호(데이터 전압)를, 제1 및 제2 스위치는 1 수평 기간을 주기로 서로 다른 위상으로 제어되고, 제3 및 제4 스위치는 2 수평 기간을 -11-게이트 구동부(13)는, 디스플레이 구동 때, 게이트 제어 신호(GDC)를 기반으로 데이터 전압에 동기되는 제1 스 게이트 구동부(13)는, 디스플레이 구동 때 내부 보상을 위하여, 게이트 제어 신호(GDC)를 기반으로 제2 스캔 신 제1 게이트 라인(15A)과 제2 게이트 라인들(15B)은 이웃하는 두 픽셀 라인의 픽셀들이 서로 공유하기 때문에, 게이트 구동부(13)는, 외부 보상을 위한 센싱 구동 때, 게이트 제어 신호(GDC)를 기반으로 센싱용 스캔 신호를 도 9는 본 발명의 일 실시예에 따라 데이터 공급을 제어하기 위한 제1 게이트 라인과 기준 전압 공급을 제어하 도 9에서, 각 서브픽셀은 OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1) 및 제2 스위치 도 9에서 같은 색의 데이터 전압이 제공되는 데이터 라인(14A)은 2개의 데이터 라인(14A_1, 14A_2)으로 분기하 제3 및 제4 디먹스 스위치(DS3, DS4)는, 제3 및 제4 제어 신호(DMUX2_1, DMUX2_2)에 의해 제어되어, 2 수평 기 도 10에서 각 채널(CH1, CH2, )은 서로 다른 색을 발광하는 이웃하는 2개의 서브픽셀에 데이터 전압을 공급하고 채널1(CH1)의 출력은 2개의 데이터 라인(14A1, 14A2)으로 분기하여 레드 서브픽셀(R)과 그린 서브픽셀(G)에 데 도 10과 같이 하나의 채널에 대해, 제1/제2 디먹스 스위치(DS1, DS2)와 2개씩의 제3/제4 디먹스 스위치(DS3, 공개특허 10-2018-0032739 도 10에서, 같은 라인의 4개의 서브픽셀(R(k), G(k), B(k), R(k))은 같은 기준 라인(14B)에 연결되어 기준 전압 도 11을 참조하여 2 수평 기간(2H) 동안 이웃하는 두 라인(k/k+1의 서브 픽셀의 동작을 설명한다. 채널1(CH1)은 각 수평 기간(1H)에 레드와 그린 서브 픽셀에 대한 데이터 전압(R, G)을 순차적으로 출력하는데, 채널1(CH1)은 첫 번째 수평 기간에 k번째 서브 픽셀에 대한 데이터 전압(R(k), G(k))을 출력하고 두 번째 수평 제1 제어 신호(DMUX1_1)는 각 수평 기간(1H)의 제1 기간(T1)에 온 레벨이고 제2 기간(T2)에 오프 레벨이 되고, 제3 제어 신호(DMUX2_1)는 2 수평 기간(2H) 중에서 첫 번째 수평 기간에 온 레벨을 유지하고 두 번째 수평 기간 제1 게이트 라인(15A)은 k번째 라인의 서브픽셀과 (k+1)번째 라인의 서브픽셀에 공통으로 연결되고, 역시 제2 제1 스캔 신호(SCAN(k/k+1))는 첫 번째 수평 기간의 시작에 동기하여 온 레벨이 되어 첫 번째 수평 기간 동안 제2 스캔 신호(SEN(k/k+1))는 첫 번째 수평 기간의 시작에 동기하여 온 레벨이 되어 첫 번째 수평 기간 동안 온 제1 스캔 신호(SCAN(k/k+1))와 제2 스캔 신호(SEN(k/k+1))가 모두 온 레벨을 유지하는 기간이 도 3에서 초기화 제1 스캔 신호(SCAN(k/k+1))가 온 레벨이고 제2 스캔 신호(SEN(k/k+1))가 오프 레벨인 기간이 도 3에서 센싱 기 이후, 제1 스캔 신호(SCAN(k/k+1))와 제2 스캔 신호(SEN(k/k+1))가 모두 오프 레벨이 되는 기간이 도 3에서 발 도 12는 도 9와 도 10의 회로를 구동하는 구동 신호와 이에 따라 구동 TFT의 게이트 전극과 소스 전극의 신호를 k번째 라인의 레드 서브픽셀(도 12(a))(R(k))은, 첫 번째 수평 기간의 제1 기간(T1) 초기에 모두 온 레벨인 제1 k번째 라인의 그린 서브픽셀(도 12(b))(G(k))은, 첫 번째 수평 기간의 제2 기간(T2) 초기에 모두 온 레벨인 제1 (k+1)번째 라인의 레드 서브픽셀(도 12(c))(R(k+1))은, 두 번째 수평 기간의 제1 기간(T1) 초기에 모두 온 레벨 (k+1)번째 라인의 그린 서브픽셀(도 12(d))(G(k+1))은, 두 번째 수평 기간의 제2 기간(T1) 초기에 모두 온 레벨 이와 같이, 데이터 전압의 공급을 제어하기 위한 제1 게이트 라인과 기준 전압의 공급을 제어하기 위한 제2 게 또한, 서로 다른 색을 발광하는 이웃하는 두 서브픽셀이 하나의 채널을 공유하여, 소스 드라이버 IC에 포함된 한편, 각 채널이, 서로 다른 색을 발광하는 이웃하는 두 서브픽셀에 데이터 전압을 인가하는 대신, 하나의 서브 이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 10: 표시 패널 11: 타이밍 컨트롤러도 10은 본 발명의 일 실시예에 따라 서로 다른 색의 이웃하는 두 서브픽셀의 데이터 라인이 하나의 채널을 공	The present invention provides a hybrid compensation scheme for OLED displays, combining external and internal compensation methods to ensure stable and uniform pixel performance. Each subpixel comprises an OLED, a driving TFT (DT), a storage capacitor (Cst), and switching TFTs (ST1, ST2). The driving TFT controls the current through the OLED based on its gate-source voltage (Vgs), while the storage capacitor stabilizes the operation by connecting the first node (N1) and second node (N2). During initialization, sensing, and emission periods, scan signals (SCAN, SEN) alternate between "on" and "off" levels to facilitate precise control of pixel operations. Adjacent subpixels of different colors share data lines and channels, reducing wiring complexity and IC requirements. Demultiplexer switches (DEMUX) ensure sequential delivery of data voltages to subpixels during horizontal scans, as illustrated in Figures 9 and 10. External compensation addresses threshold voltage (Vth) variations by sensing and correcting them via external circuits, while internal compensation adjusts the gate potential of the TFT during the sensing period to maintain stable operation. This design leverages shared gate and data lines to simplify the circuit layout, while driving and sensing signals, as shown in Figure 12, synchronize operations across subpixels, achieving high reliability and efficiency in OLED display devices.	1
1020200160320	이러한 조명장치(1)는, 케이스(100)를 통해 외부의 전원이 공급되고, 각 선반(10)이 케이스(100)의 레일(120)에 케이스(100)는, 도 1에 도시된 바와 같이, 상호 평행하게 기립 배치되는 한 쌍의 측벽(105)과, 한 쌍의 측벽 한 쌍의 측벽(105)은 일정 두께를 가지고 형성되며, 각 측벽(105)의 내부에는 적어도 일부 영역에 전원공급라인 한편, 케이스(100)의 각 측벽(105)에 선반(10)이 슬라이딩 결합되도록 형성된 레일(120)은 케이스(100)의 전방 도 3에 도시된 바와 같이, 케이스(100)의 양 측벽(105)에 형성된 각 레일(120)은 대향되는 측벽(105)을 향해 개 이러한 레일(120)에 선반(10)을 슬라이딩 결합시키면, 선반(10)에 설치된 전원패드(40)가 전원단자(125)에 접촉 이러한 하부 프레임(35)의 바닥면 일측에는, 도 7에 도시된 바와 같이, 레일(120)내의 전원단자(125)와의 접촉 이러한 가이드 프레임(30)은 투명 기판(15)을 레일(120)내에 물리적으로 수납되도록 하는 한편, 레일(120)내의 한편, 전원패드(40)의 크기를 전원단자(125)의 크기와 유사하게 형성하는 경우, 선반(10)을 레일(120)에 슬라이 먼저, 케이스(100)의 양 측벽(105)에 형성된 한 쌍의 레일(120)에 결합되도록 선반(10)을 슬라이딩 결합시키면, 이러한 구성에 의해, 외부로부터 제공된 전원이 각 레일(120)에 장착된 전원단자(125)로 제공된 다음, 전원단자도 2는 도 1의 조명장치의 부분 정단면도이다.	The described lighting device (1) receives external power through the case (100), where individual shelves (10) are slidably mounted onto rails (120) formed within the case (100). As shown in Figure 1, the case (100) consists of a pair of parallel sidewalls (105) standing upright, which are connected by structural components. Each sidewall (105) has a defined thickness and includes power supply lines embedded within certain areas to provide electricity to the shelves. Rails (120) are mounted on the interior surfaces of the sidewalls (105) and extend towards each other, as depicted in Figure 3. These rails allow the shelves (10) to slide in and out of the case (100). When a shelf (10) is slid into position on the rails, a power pad (40) installed on the shelf makes contact with the power terminal (125) located within the rail, as illustrated in Figure 7. This ensures that power is supplied to the shelf's components, such as lighting elements. The guide frame (30) secures a transparent substrate (15) within the rail (120), ensuring that the shelf (10) remains physically supported while maintaining alignment with the power terminal (125). The power pad (40) and power terminal (125) are designed with similar dimensions to facilitate smooth electrical contact when the shelf (10) is inserted into the rail (120). Once the shelf (10) is slid into place, the external power supplied to the case (100) is routed through the power terminals (125) embedded in the rails (120) to the power pads (40) on the shelves. This configuration provides reliable electrical connectivity and mechanical support for the lighting device, as detailed in Figure 2, which shows a partial cross-sectional view of the lighting device. This design ensures ease of assembly and maintenance while maintaining efficient power delivery to the shelves.	1
1020170179086	도 1 및 도 2를 참조하면, 본 발명의 일 예에 따른 디스플레이 장치는 플렉서블 디스플레이 패널(100), 백 플레 상기 플렉서블 디스플레이 패널(100)은 플렉서블 평판 디스플레이 장치의 디스플레이 패널이 될 수 있다. 이하 일 예에 따른 플렉서블 디스플레이 패널(100)은 플렉서블 기판(110), 화소 어레이부(120), 및 패드부(130)를 포 상기 플렉서블 기판(110)는 표시부(101), 벤딩부(103), 및 회로 연결부(105)를 포함한다. 표시부(101)는 상대 상기 플렉서블 기판(110)는 벤딩부(103)가 곡면 형태로 벤딩될 수 있도록 유연한 플라스틱 재질을 포함할 수 있 상기 화소 어레이부(120)는 플렉서블 기판(110) 상에 마련되어 영상을 표시한다. 일 예에 따른 화소 어레이부 공개특허 10-2017-0071986 상기 화소 어레이층(121)은 플렉서블 기판(110)의 표시부(101) 상에 마련된 화소 구동 라인들에 의해 정의되는 상기 박막 트랜지스터는 플렉서블 기판(110) 상에 정의된 각 화소 영역의 트랜지스터 영역에 마련되는 것으로, 상기 봉지층(123)은 각 화소로의 수분 침투를 방지하기 위한 것으로, 화소 어레이층(121)을 덮도록 형성된다. 상기 배리어층(125)은 봉지층(123)의 상면에 마련되어 플렉서블 디스플레이 패널(100)로의 수분 침투를 방지하 추가적으로, 상기 플렉서블 디스플레이 패널(100)은 상기 배리어층(125) 대신 또는 상기 배리어층(125)의 상면 상기 편광 필름은 화소 어레이부(120)의 각 화소로부터 방출되는 광을 편광시키거나 외부 광의 반사를 방지함으 상기 플렉서블 기판(110)의 벤딩부(103)는 패드부(130)와 화소 어레이부(120) 사이로 정의된다. 이러한 벤딩부 상기 패드부(130)는 플렉서블 기판(110)의 회로 연결부(105) 상에 마련된 복수의 패드 전극(미도시)을 상기 패널 구동 회로부(200)는 플렉서블 디스플레이 패널(100)에 마련된 패드부(130)에 연결되어 각 화소의 구 상기 플렉서블 회로 필름(210)은 필름 부착 공정을 통해 플렉서블 디스플레이 패널(100)의 패드부(130)에 부착 상기 구동 회로부(270)는 화소 어레이부(120)에 표시될 화상에 대응되는 영상 데이터 및 타이밍 동기 신호를 생 상기 백 플레이트(300)는 플렉서블 기판(110)에 정의된 벤딩부(103)와 중첩되는 오픈부(301)를 가지도록 형성되 상기 오픈부(301)는 플렉서블 기판(110)의 벤딩부(103)에 중첩되는 백 플레이트(300)의 일정 영역이 제거되어 일 예에 따른 백 플레이트(300)는 제 1 백 플레이트(310), 제 2 백 플레이트(330)를 포함한다. 상기 제 1 백 플레이트(310)는 플렉서블 디스플레이 패널(100)의 표시부(101)와 중첩되는 플렉서블 디스플레이 상기 제 2 백 플레이트(330)는 플렉서블 디스플레이 패널(100)의 회로 연결부(105)와 중첩되는 플렉서블 디스플 상기 오픈부(301)는 제 1 및 제 2 백 플레이트(310, 330) 사이에 마련되어 플렉서블 기판(110)의 벤딩부(103) 상기 완충 부재(500)는 플렉서블 기판(110)의 오픈부(301)에 의해 서로 나란하게 마련된 백 플레이트(300)의 제 상기 완충 부재(500)는 백 플레이트(300)의 제 1 및 제 2 내측면(311, 331) 각각에 도포되어 소정 형상을 갖도 상기 제 1 완충 부재(510)는 백 플레이트(300)의 오픈부(301)에 의해 마련된 백 플레이트(300)의 제 1 내측면 상기 제 2 완충 부재(530)는 백 플레이트(300)의 오픈부(301)에 의해 마련된 백 플레이트(300)의 제 2 내측면 상기 제 1 및 제 2 완충 부재(510, 530) 각각은 플렉서블 기판(110)의 벤딩부(301)가 일정한 곡률을 갖는 곡면 상기 제 1 연장부(515)는 제 1 백 플레이트(310)의 제 1 내측면(311)과 접하는 제 1 백 플레이트(310)의 후면 상기 제 1 연장부(515)는 백 플레이트(300)의 전체 두께(T1)의 1/10의 두께(T2)를 가질 수 있으며, 그 이상의 상기 제 2 연장부(535)는 제 2 백 플레이트(330)의 제 2 내측면(331)과 접하는 제 2 백 플레이트(330)의 후면 상기 제 2 연장부(535)는 제 1 연장부(515)와 마찬가지로, 백 플레이트(300)의 전체 두께(T1)의 1/10의 두께 -9-추가적으로, 본 발명의 일 예에 따른 플렉서블 디스플레이 장치는 디스플레이 패널(100)의 벤딩부(103)을 덮도 상기 커버층(150)는 화소 어레이부(120)와 패드부(130)를 포함하는 회로 연결부(105)와 표시부(110) 사이를 덮 상기 커버층(160)은 폴리머 재질을 포함하는 것으로, 화소 어레이부(120)와 패드부(130) 사이의 신호 전송 라인 발명의 일 예에 따른 플렉서블 디스플레이 장치는 플렉서블 디스플레이 패널(100)의 벤딩부(103)가 곡면 형태로 구체적으로, 상기 갭 공간(GS)은 백 플레이트(300)의 오픈부(301)에 의해 곡면 형태로 벤딩된 벤딩부(103)와 완 본 발명에 따른 플렉서블 디스플레이 장치에서, 패널 구동 회로부(200)는 플렉서블 디스플레이 패널(100)의 벤 추가적으로, 상기 제 2 백 플레이트(330)는 플렉서블 디스플레이 패널(100)의 벤딩부(103)가 곡면 형태로 벤딩 이와 같은, 본 발명의 일 예에 따른 플렉서블 디스플레이 장치는 플렉서블 디스플레이 패널(100)의 벤딩부(10 도 6을 참조하면, 본 발명의 다른 예에 따른 플렉서블 디스플레이 장치는 플렉서블 디스플레이 패널(100), 백 상기 커버 윈도우(600)는 플렉서블 디스플레이 패널(100)의 전면과 측면을 덮는다. 일 예에 따른 커버 윈도우 상기 커버 윈도우(600)는 외부 충격으로부터 플렉서블 디스플레이 패널(100)을 보호하는 역할을 역할을 한다. 상기 플렉서블 디스플레이 패널(100), 즉 플렉서블 기판(110)의 표시부 상에 마련된 화소 어레이부(120)의 전면 도 7을 참조하면, 본 발명의 또 다른 예에 따른 플렉서블 디스플레이 장치는 플렉서블 디스플레이 패널(100), 상기 터치 전극부(700)는 커버 윈도우(600)와 플렉서블 디스플레이 패널(100) 사이에 배치되어 커버 윈도우 100: 플렉서블 디스플레이 패널 101: 표시부도 1은 본 발명의 일 예에 따른 플렉서블 디스플레이 장치를 설명하기 위한 도면이다. [0016]공개특허 10-2017-0071986	The flexible display device according to one embodiment of the present invention includes a flexible display panel (100), a back plate (300), and optionally, a cover window (600). The flexible display panel (100) is configured as a flat panel display and consists of a flexible substrate (110), a pixel array section (120), and a pad section (130). The flexible substrate (110) comprises a display section (101), a bending section (103), and a circuit connection section (105). The display section (101) is relatively rigid and supports the pixel array section (120), while the bending section (103) allows the substrate to bend into a curved shape due to its flexible plastic material. The circuit connection section (105) connects the pad section (130) to the pixel array section (120). The pixel array section (120), arranged on the display section (101), includes pixel-driving lines and thin-film transistors (TFTs) in each pixel region. The encapsulation layer (123) prevents moisture ingress into the pixel regions, while the barrier layer (125) on top of the encapsulation layer further protects the flexible display panel from environmental damage. A polarizing film can also be included to reduce glare and manage light reflection. The bending section (103) is defined between the pixel array section (120) and the pad section (130) and facilitates flexible movement. The back plate (300) includes a first back plate (310) overlapping the display section (101) and a second back plate (330) overlapping the circuit connection section (105). An open section (301) in the back plate aligns with the bending section (103) to ensure flexibility. The back plate may also feature cushioning components (500) on its inner surfaces to absorb stress during bending and maintain structural integrity. The device may also include a cover window (600) that protects the flexible display panel (100) from external impacts while preserving touch sensitivity. Additionally, a touch electrode layer (700) can be embedded between the cover window and the flexible display panel for enhanced interactive functionality. This flexible display device design, as depicted in Figures 6 and 7, supports applications requiring foldable or curved displays, offering durability, flexibility, and reliability for advanced display technologies.	1
1020180165067	도 1은 실시예들에 따른 표시장치(100)의 시스템 구성도이다. 도 1을 참조하면, 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배 도 2는 실시예들에 따른 표시장치(100)의 시스템 구현 예시도이다. 실시예들에 따른 표시장치(100)는, 적어도 하나의 소스 구동 집적회로(SDIC)에 대한 회로적인 연결을 위해 필요 도 3은 실시예들에 따른 표시장치(100)의 주요 구동 관련 기능 및 주요 구동 관련 신호를 나타낸 도면이다. 도 3에 도시된 바와 같이, 아래에서는, 실시예들에 따른 표시장치(100)는, 6개의 소스 구동 집적회로(SDIC #1, 또한, 실시예들에 따른 표시장치(100)는, 10개의 패널 내장형 게이트 구동 칩(GIP #L1, GIP #L2, GIP #L3, GIP 도 3을 참조하면, 표시장치(100)에서는, 디스플레이 구동을 위한 여러 가지 주요 구동 관련 기능 및 주요 구동 도 4는 실시예들에 따른 표시장치(100)의 구동 컨트롤러(140)에 대한 블록 다이어그램이다. 위에서 언급한 페일 세이프 프로세스는, 4가지 주요 요소에 대한 페일 발생 여부를 판단하기 위하여 4가지 주요 이와 같이, 제어부(400)는, 기록매체에 기록된 상태에 대한 정보를 표시장치(100) 내 호스트(150) 등의 다른 장 또한, 표시장치(100) 내 호스트(150) 등의 다른 장치가 기록매체에 기록된 상태에 대한 정보를 읽어갈 수 있다. 이와 같이, 표시장치(100) 내 호스트(150) 등의 다른 장치가 상태를 확인한 이후, 필요한 경우, 확인된 상태에 -17-도 10을 참조하면, 실시예들에 따른 표시장치(100)는, 게이트 구동 페일 세이프 프로세스의 실행을 위하여, 프 따라서, 실시예들에 따른 표시장치(100)는, 구동 컨트롤러(140)의 동작 가능 전압 또는 인식 가능한 신호 특성 도 20은 실시예들에 따른 표시장치(100)의 구동방법에 대한 흐름도이다. 도 20을 참조하면, 실시예들에 따른 표시장치(100)의 구동방법은, 구동 컨트롤러(140)가 N(N≥1)번째 프레임에 100: 표시장치도 1은 실시예들에 따른 표시장치의 시스템 구성도이다. [0032]	Figure 1 illustrates the system configuration of a display device (100) according to the embodiments. As shown, the display device (100) includes multiple data lines (DL) and gate lines (GL) arranged to form a grid-like structure on the display panel. Figure 2 provides an example of the system implementation for the display device (100), which includes at least one source driver integrated circuit (SDIC) for circuit-level connectivity. Figure 3 depicts the primary driving-related functions and signals of the display device (100). The display device incorporates six source driver ICs (SDIC #1 through SDIC #6) and ten panel-integrated gate driver chips (GIP #L1 through GIP #L10) for controlling gate and source signals. These chips facilitate coordinated operation of the display system. Figure 4 is a block diagram of the drive controller (140) within the display device (100). It showcases the fail-safe processes used to detect failures in four critical components. The control unit (400) stores status information in a recording medium, enabling the host device (150) within the display device (100) or other connected devices to read and verify system states. Based on the verified states, appropriate corrective actions can be initiated as needed. Figure 10 demonstrates the execution of a gate drive fail-safe process, indicating that the display device (100) uses pre-determined signal characteristics or operating voltages to ensure reliable operation. Figure 20 outlines the flow of the driving method for the display device (100), where the drive controller (140) processes frame data for the N-th frame (N ≥ 1) to maintain consistent display performance. These figures collectively describe a robust system architecture for the display device (100), highlighting its operational reliability, efficient driving methods, and fail-safe mechanisms.	1
1020160121665	데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트도 1은 제1 실시예에 따른 투명 디스플레이 장치를 나타낸 구성도이다. [0012]	The data driver (300) operates according to multiple data control signals (DCS) provided by the timing controller (400) to control the timing and synchronization of data output to the display panel. Figure 1 illustrates the configuration of a transparent display device according to a first embodiment of the present invention.	1
1020160184058	예시적인 하나의 실시형태에서, 상기 제 2 영역의 강성은 상기 제 1 영역의 강성보다 2.5 내지 7배 높을 수 있 -8-예를 들어, 상기 제 1 영역과 상기 제 2 영역은 각각 서로 다른 강성을 갖는 이종의 단량체로 구성되는 블록 공 상기 제 1 영역과 상기 제 2 영역은 각각 서로 다른 강성을 갖는 이종의 단량체로 구성되는 블록 공중합체를 포 이들 도면에 도시한 바와 같이, 본 발명의 제 1 실시형태에 따는 커버 윈도우(400)는 제 1 영역(410)과, 상기 예시적인 실시형태에서, 상기 제 1 영역(410)은 상기 폴딩 영역(FR)에 대응되며, 상기 제 2 영역(420a, 420b)은 다만, 상기 제 1 영역(410)에서 저 강성 단량체의 몰비는 상기 제 2 영역(420a, 420b)에서 저 강성 단량체의 몰 예시적인 실시형태에서, 상기 제 1 영역(410) 및 제 2 영역(420a, 420b)의 공중합체를 구성하는 저 강성 단량체 하나의 예시적인 실시형태에서, 제 1 영역(410)과 제 2 영역(420a, 420b)은 서로 다른 강성을 갖는 이종의 단량 예를 들어, 상기 제 1 영역(410) 및 상기 제 2 영역(420a, 420b)을 구성하는 공중합체는 하기 화학식 1로 표시 이때, 상기 제 1 영역(410)에서 m > n이고, 상기 제 2 영역(420a, 420b) 각각에서 m < n이다. 다른 예시적인 실시형태에서, 제 1 영역(410)의 상기 공중합체는 하기 화학식 2로 표시되고, 상기 제 2 영역 하나의 예시적인 실시형태에서, 상기 제 1 영역(410)의 저 강성 단량체의 몰비인 m1은 0.6 ~ 0.95이고, 고 강성 이와 같이, 커버 윈도우(400)의 제 1 영역(410)과, 제 2 영역(420a, 420b)에서 저 강성 단량체와 고 강성 단량 따라서 저 강성 단량체의 함량이 상대적으로 많은 제 1 영역(410), 고 강성 단량체의 함량이 상대적으로 많은 공개특허 10-2017-0080446 제 1 영역(410)은 유연성(flexibility)이 향상되어 내-충격 특성이 우수하고, 제 2 영역(420a, 420b)은 우수한 이 경우, 제 1 영역(410)과 제 2 영역(420a, 420b) 사이의 경계부(430a, 430b)는 강성 또는 경도가 낮은 제 1 전술한 바와 같이, 상기 폴딩 영역(FR)에 대응되는 상기 제 1 영역(410)을 이루는 공중합체에서의 저 강성 단량 전술한 바와 같이, 상기 제 1 영역(410)과 이에 인접하게 위치하는 제 2 영역(420a, 420b)은 저 강성 단량체(화 제 1 영역(410)과 이에 인접하게 위치하는 제 2 영역(420a, 420b) 각각의 굴절률은 실질적으로 차이가 없기 때 제 1 영역(410)과, 제 2 영역(420a, 420b)의 경계부(430a, 430b)에서 빛이 굴절되지 않으므로, 빛의 굴절로 인 커버 윈도우(400)를 구성하는 제 1 영역(410)과, 이에 인접한 제 2 영역(420a, 420b)은 저 강성 단량체와 고 강 제 1 영역(410) 및 제 2 영역(420a, 420b)으로 구분되는 커버 윈도우(400)를 제작하기 위한 방법으로 2장의 글 글라스 사이에 각각의 공중합체를 구성하는 단위 성분을 제 1 영역 및 제 2 영역에 대응되는 영역에 주입하고, 공개특허 10-2017-0080446 전술한 바와 같이, 커버 윈도우(400)는 제 1 영역(410, 도 4 참조)과, 제 1 영역의 양측에 위치하는 제 2 영역 일반적으로 커버 윈도우(400)는 표시장치(100)의 가장 외곽에 위치하므로, 손톱이나 터치펜을 비롯한 외부의 스 표시패널(200)과 커버 윈도우(400) 사이에 개재되는 접착층(300)은 광학 투명 접착제(Optically Clear 한편, 본 발명의 폴더블 표시장치는 터치 기능을 가질 수 있는데, 도 5b는 표시패널(200)과, 접착층(300) 사이 전술한 바와 같이, 표시패널(200)은 액정표시패널 또는 유기발광다이오드 표시패널일 수 있다. 도 6은 예를 들 제 1 기판(201)의 상부에 적층되는 다수의 전극 및 배선에 대해서 보다 구체적으로 살펴보면, 제 1 기판(201)의 다수의 화소영역(P)에는 게이트 전극(262)과, 게이트 절연막(263)과, 액티브층(266a)과 오믹콘택층(266b)을 포 게이트 절연막(263) 상에는 순수 비정질 실리콘으로 이루어지는 액티브층(266a)과, 액티브층(266a) 상에 형성되 -12-반도체층(266) 상에는 서로 이격하여 액티브층(266a)의 중앙을 노출시키는 소스 전극(272)과 드레인 전극(274) 또한, 게이트 절연막(263) 상에는 제 2 방향을 따라 연장되는 데이터 배선(270)이 게이트 배선(미도시)과 교차 화소전극(276) 상부에는 제 2 층간 절연막인 제 2 보호층(280)이 형성되어 있다. 이 제 2 보호층(280)은 실리콘 한편, 상기 제 2 보호층(280) 상에는 상기 판 형태의 화소전극(276)과 중첩하며 다수의 슬릿 형태의 홀(개구부, -13-예를 들어, 상기 플렉서블 기판(501)은 폴리이미드(polyimide) 기판일 수 있다. 상기 플렉서블 기판(501)은 상 상기 보호층(550) 상에는 상기 드레인 콘택홀(552)을 통해 상기 박막트랜지스터(Tr)의 상기 드레인 전극(542)에 상기 제 1 영역(410)과 상기 제 2 영역(420a, 420b) 각각은 동일한 고 강성 단량체와 저 강성 단량체를 포함하 상기 제 1 영역(410)에서는 상기 저 강성 단량체의 몰비가 비교적 크고 상기 제 2 영역(420a, 420b) 각각에서는 또한, 상기 제 1 영역(410)과 상기 제 2 영역(420a, 420b)는 모듈러스 특성이 상이하기는 하지만, 실질적으로 [제 2 실시형태] 도 8a 및 도 8b는 각각 본 발명의 제 2 실시형태에 따른 커버 윈도우의 개략적인 평면도 및 단면도이다. 도 8a 도 8a에서, 상기 제 1 내지 제 3 폴딩 영역(FR1, FR2, FR3)이 커버 윈도우(400')의 단축 방향, 즉 X-축 방향을 이때, 예를 들어 상기 제 3 영역(426, 428)은 상기 제 4 영역(414, 416)보다 높은 강성 또는 경도를 가질 수 있 예를 들어, 제 1 영역(412), 제 2 영역(422, 424), 제 3 영역(426, 428) 및 제 4 영역(414, 416)의 공중합체를 예를 들어서, 상기 제 1 영역(412), 제 2 영역(422, 424), 제 3 영역(426, 428) 및 제 4 영역(414, 416)을 구 [화학식 1] 공개특허 10-2017-0080446 이때, m1 > m2이고, n1 < n2이다. 상기 제 2 영역(422, 424)과 제 4 영역(426, 428) 역시 서로 다른 모듈러스 값을 가질 수 있다. 예를 들어, 상 -17-따라서 제 1 영역(412) 및 제 4 영역(414, 416)과, 제 2 영역(422, 424) 및 제 3 영역(426, 428)의 굴절률 차 도시하지 않았으나, 본 발명의 제 2 실시형태에 따른 커버 윈도우(400')는 폴더블 표시장치에 이용될 수 있다. -18-[표2 상기 표시패널(640)은 액정표시패널 또는 유기발광 표시패널일 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 3a를 참조하면, 커버 윈도우(400)에서는 제 1 영역(410)과 제 2 영역(420a, 420b)이 표시패널의 이와 달리, 도 11의 커버 윈도우(630)는 표시패널(640)의 표시면 전체에 동일한 제 3 영역(620a)이 대응되고 제 공개특허 10-2017-0080446 [화학식 1] (화학식 1에서, A는 폴리우레탄, 폴리부틸아크릴레이트, 폴리스티렌, 폴리부타디엔, 폴리에틸렌 및 이들의 공중 이때, 상기 제 1 및 제 2 영역(610a, 610b)에서 m > n이고, 상기 제 3 내지 제 5 영역(620a, 620b, 620c) 각각 예를 들어, 상기 제 1 및 제 2 영역(610a, 610b)의 저 강성 단량체의 몰비인 m은 0.6 ~ 0.95이고, 고 강성 단량 이와 같이, 커버 윈도우(630)의 제 1 및 제 2 영역(610a, 610b)과, 제 3 내지 제 5 영역(620a, 620b, 620c)에 즉, 공중합체에서 PU, PBA, 폴리스티렌, 폴리부타디엔, 폴리에틸렌 및 이들의 공중합체로 구성되는 고분자의 구 따라서 저 강성 단량체의 함량이 상대적으로 많은 제 1 및 제 2 영역(610a, 610b), 고 강성 단량체의 함량이 상 제 1 및 제 2 영역(610a, 610b)은 유연성(flexibility)이 향상되어 내-충격 특성이 우수하고, 제 3 내지 제 5 즉, 제 3 내지 제 5 영역(620a, 620b, 620c)은 제 1 및 제 2 영역(610a, 610b)보다 높은 강성 또는 경도를 갖 공개특허 10-2017-0080446 이 경우, 제 1 및 제 2 영역(610a, 610b)과 제 3 내지 제 5 영역(620a, 620b, 620c) 사이의 경계는 강성 또는 커버 윈도우(630)가 표시패널(640)의 전면과 측면을 덮어 미려한 외관을 제공하고자 할 때, 커버 윈도우(630)가 상기에서는 본 발명의 예시적인 실시형태 및 실시예에 기초하여 본 발명을 설명하였으나, 본 발명이 상기 실시	In an exemplary embodiment, a cover window (400) is composed of a first region (410) and second regions (420a, 420b), with the rigidity of the second regions being 2.5 to 7 times higher than that of the first region. The first region (410) corresponds to a folding region (FR) and is characterized by a higher proportion of low-rigidity monomers, enhancing flexibility and impact resistance. Conversely, the second regions (420a, 420b), which are adjacent to the first region, have a higher content of high-rigidity monomers, offering excellent scratch resistance and structural stability. These regions are formed from block copolymers with different compositions, where the molar ratio of low-rigidity monomers (m) is greater than that of high-rigidity monomers (n) in the first region, and the reverse is true in the second regions. To fabricate the cover window, copolymer precursors are injected into the respective areas between two sheets of glass or polymer substrates, corresponding to the desired regions. After polymerization, the boundary (430a, 430b) between the first and second regions is seamless, ensuring no refractive index difference, thereby preventing light distortion. The resulting cover window combines flexibility in the first region for durability during folding with rigidity in the second regions to withstand external forces such as fingernail scratches or stylus use. In another embodiment, the cover window (400') is adapted for use in foldable display devices and includes additional regions with varying properties to enhance durability, folding performance, and overall visual appeal. For instance, third regions (426, 428) and fourth regions (414, 416) may have even higher rigidity than the second regions, reinforcing the device's structural integrity. These cover windows (400, 400') are ideally suited for display panels such as liquid crystal or organic light-emitting diode displays, providing enhanced functionality and durability. Although specific configurations and material compositions are described, modifications can be made within the scope of the invention by those skilled in the art.	1
1020150180277	이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다. 표시 패널(180)의 표시 영역(AA)에는 서로 교차되게 배치되는 게이트 라인(GL) 및 데이터 라인(DL)의 교차부에 비표시 영역(NA)에는 게이트 구동부(182)와, 멀티 플렉서(186)가 배치된다. 이외에도 비표시 영역(NA)에는 게 멀티 플렉서(186)는 데이터 구동부(184)와 데이터 라인(DL) 사이에 배치된다. 멀티 플렉서(186)는 데이터 구동 이러한 멀티 플렉서(184) 및 게이트 구동부(182) 중 적어도 어느 하나의 구동 회로부는 도 4에 도시된 제2 박막 이러한 비표시 영역(NA)에 배치되는 제2 박막트랜지스터(150)와, 표시 영역(AA)에 배치되는 제1 박막트랜지스터 이를 위해, 제1 및 제2 박막트랜지스터(100,150) 각각은 도 4에 도시된 바와 같이 게이트 전극(106,156)과, 산 게이트 전극(106,156)은 게이트 절연막(112) 상에 형성되며, 그 게이트 절연막(112)을 사이에 두고 산화물 반도 소스 및 드레인 전극(108, 158,110,160)은 층간 절연막(116) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금 산화물 반도체층(104,154) 각각은 버퍼층(102) 상에서 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이 이러한 제1 및 제2 산화물 반도체층(104,154)의 채널 영역(CH)에 외부광이 입사되는 것을 차단하도록 기판(10 한편, 본 발명에서는 채널 길이(L2)가 짧은 제2 박막트랜지스터(150)의 문턱전압이 음의 방향으로 쉬프트되는 이를 위해, 제2 박막트랜지스터(150)는 수학식 1과 같이 채널 저항(Rch)에 비례하는 제2 산화물 반도체층(154) [수학식 1] 즉, 제2 산화물 반도체층(154)의 산소 평균 함유량은 제1 산화물 반도체층(104)의 산소 평균 함유량보다 높고, 여기서, 제2 산화물 반도체층(154)의 산소 평균 함유량을 높이기 위해, 제2 산화물 반도체층(154)의 증착 공정 이러한 제2 산화물 반도체층(154)의 산소 분압이 높아질수록 제2 산화물 반도체층(154) 내의 산소의 빈격자점 또한, 제2 산화물 반도체층(154)의 두께가 종래 보다 얇아지므로 채널 저항이 증가하고, 그 채널 저항에 반비례 이와 같이, 제2 박막트랜지스터(150)의 채널 길이(L2)가 짧아지더라도 제2 산화물 반도체층(154)의 두께 감소 한편, 제2 박막트랜지스터(150)와 동일한 구조로 제1 박막트랜지스터(100)에 형성하게 되면, 채널 길이(L1)가 따라서, 본 발명에서는 제1 박막트랜지스터(100)를 제2 박막트랜지스터(150)와 다른 구조로 형성한다. 즉, 제2 예를 들어, 제1 산화물 반도체층(104)은 도 4, 도 6a 또는 도 6b에 도시된 바와 같이 하부 반도체층(104a)과, 도 4에 도시된 하부 반도체층(104a)은 버퍼층(102) 상에서 게이트 전극(106)과 유사한 선폭으로 형성되어 제1 이 때, 하부 반도체층(104a) 및 상부 반도체층(104b)은 산소 함유량이 서로 다르도록 형성된다. 하부 반도체층 도 6b에 도시된 제1 산화물 반도체층의 하부 반도체층(104a)은 버퍼층(102) 상에 배치되는 채널 영역(CH)과, 제 한편, 하부 반도체층(104a) 및 상부 반도체층(104b)은 서로 다른 선폭으로 형성되는 구조를 예로 들어 설명하였 이러한 도 4, 도 6a 및 도 6b에 도시된 하부 반도체층(104a) 및 상부 반도체층(104b) 중 산소 함유량이 높은 반 이를 위해, 하부 반도체층(104a) 및 상부 반도체층(104b) 중 산소 함유량이 적은 반도체층과, 제2 산화물 반도 이러한 구조를 가지는 제1 박막트랜지스터(100)는 제2 박막트랜지스터(150)보다 채널 길이가 길어 채널 저항이 이와 같은 제1 및 제2 박막트랜지스터(100,150)는 유기 발광 표시 장치 또는 액정 표시 장치 등 박막트랜지스터 유기 발광 표시 장치의 표시 영역에는 도 7a 또는 도 7b에 도시된 서브 화소들이 매트릭스 형태로 배치된다. 각 서브 화소는 발광 소자(130), 스위칭 트랜지스터(TSW), 구동 트랜지스터(TD) 및 스토리지 커패시터(Cst)를 구동 트랜지스터(TD)는 스토리지 커패시터(Cst)에 저장된 데이터전압에 따라 고전위 라인(VDD)과 저전위 라인 도 7b에 도시된 센싱 트랜지스터(TSS)는 센싱 제어 라인(SSL)을 통해 공급된 제2 게이트 전압에 응답하여 레퍼 이외에도 표시 영역(AA)에 배치되는 각 서브 화소의 스위칭 트랜지스터(TSW), 구동 트랜지스터(TD) 및 센싱 트 발광 소자(130)는 도 8a 및 도 8b에 도시된 바와 같이 구동 트랜지스터(TD)의 드레인 전극(160)과 접속된 애노 애노드 전극(132)은 평탄화층(128)을 관통하는 화소 컨택홀(120)을 통해 노출된 구동 트랜지스터(TD)의 드레인 적어도 하나의 발광 스택(134)은 애노드 전극(132) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 뱅크(138)는 애노드 전극(132)을 노출시키도록 형성된다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134)의 상부면 및 반면에, 비표시 영역(NA)에서 얇은 두께로 형성된 제2 박막트랜지스터(150)는 표시 영역(AA)에서 두꺼운 두께로 도 9b는 산화물 반도체층의 산소 분압에 따른 채널 길이 별 비교예 및 실시 예의 문턱 전압 특성을 나타내는 도 -9-이 경우, 표시 영역 및 비표시 영역에서 산소 분압이 동일한 비교예의 박막트랜지스터는 도 9b에 도시된 바와 반면에, 비표시 영역(NA)에서 산소 분압이 높은 실시예의 제2 박막트랜지스터(150)는 표시 영역(AA)에서 산소 이와 같이, 본 발명에서는 비표시 영역에 배치되는 제2 박막트랜지스터의 채널 저항을 상대적으로 높게, 표시 이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가 100,150 : 박막트랜지스터 104,154 : 산화물 반도체층도 4는 도 3에 도시된 표시 영역에 배치되는 제1 박막트랜지스터와, 비표시 영역에 배치되는 제2 박막트랜지스	Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings. The display area (AA) of the display panel (180) comprises intersections of gate lines (GL) and data lines (DL), while the non-display area (NA) accommodates components such as the gate driver (182) and multiplexer (186). The multiplexer (186) is positioned between the data driver (184) and the data lines (DL), facilitating signal transmission. Among these circuits, at least one of the multiplexer (186) and the gate driver (182) is implemented using the second thin-film transistor (TFT) (150), as shown in Figure 4. The first and second TFTs (100, 150) each include a gate electrode (106, 156), source and drain electrodes (108, 110, 158, 160), and oxide semiconductor layers (104, 154), which are formed on a gate insulating layer (112). The gate insulating layer (112) separates the gate electrode from the oxide semiconductor layer, which is deposited on a buffer layer (102). Materials such as Zn, Cd, Ga, In, Sn, Hf, or Zr, or their combinations, are used to form the oxide semiconductor layers (104, 154). To prevent external light from entering the channel area (CH) of the oxide semiconductor layers, the underlying substrate (102) includes a blocking structure. In the second TFT (150), a shorter channel length (L2) results in a negative shift in threshold voltage due to increased channel resistance (Rch). To address this, the oxygen concentration in the second oxide semiconductor layer (154) is increased compared to the first oxide semiconductor layer (104), as described by the proportional relationship in Equation 1. The higher oxygen partial pressure during deposition reduces oxygen vacancies and increases the channel resistance, thereby compensating for the shorter channel length (L2). In contrast, the first TFT (100) is designed with a longer channel length (L1) and employs a dual-layer structure for the oxide semiconductor layer, comprising a lower layer (104a) and an upper layer (104b) with differing oxygen concentrations. The lower layer (104a) forms the channel area (CH), while the upper layer (104b) adjusts electrical characteristics. This dual-layer structure ensures a balanced channel resistance and reliable operation of the first TFT in the display area. The display area (AA) further includes subpixels arranged in a matrix form, as shown in Figures 7a and 7b. Each subpixel consists of a light-emitting element (130), switching transistor (TSW), driving transistor (TD), and storage capacitor (Cst). The light-emitting element connects to the drain electrode (160) of the driving transistor (TD) via a pixel contact hole (120) and an anode electrode (132). The light-emitting stack (134) on the anode electrode includes a hole injection layer, organic light-emitting layer, and electron-related layer, all of which are enclosed by a bank (138) to prevent optical interference between adjacent subpixels. A cathode electrode (136) is then formed opposite the anode electrode. In the non-display area (NA), the second TFT (150) has a thinner oxide semiconductor layer to achieve higher channel resistance, while the first TFT (100) in the display area uses a thicker oxide semiconductor layer for enhanced performance. This differential design ensures that the TFTs function optimally in their respective regions, as demonstrated by the threshold voltage characteristics shown in Figure 9b. The described embodiments illustrate the innovative design of TFTs and their integration into display devices, providing improved performance in both display and non-display areas. These examples are merely illustrative and may be modified within the scope of the invention by those skilled in the art.	1
1020160182527	제2기판(170) 내면에는 블랙매트릭스(172), 컬러필터층(174), 평탄화층(176), 배향층(178)이 순차적으로 형성된 예를 들어, 제2기판(170)은, 전하(+)가 축적되지 않은 전 초기에 약 0.0kV의 대전량을 갖는 반면, 정전기에 의 완성된 터치표시장치(110)의 터치표시패널(140)에는 검사부(150)가 형성되어 있는데, 제2기판(170) 내면의 블랙도 4는 본 발명의 실시예에 따른 터치표시장치의 터치표시패널의 단면도.	The second substrate (170) has a sequentially formed black matrix (172), color filter layer (174), flattening layer (176), and alignment layer (178) on its inner surface. For instance, the second substrate (170) initially exhibits a charge accumulation of approximately 0.0 kV due to the absence of positive charges, while electrostatic phenomena may influence subsequent processes. The completed touch display device (110) includes a touch display panel (140) with an inspection unit (150) formed on it, located within the inner surface of the second substrate (170), where the black matrix (172) is structured. Figure 4 illustrates a cross-sectional view of the touch display panel in the touch display device according to an embodiment of the present invention.	1
1020150178315	시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다. 도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(100) 상에 구비된 액티브 영 상기 기판(100) 상의 액티브 영역(AA)에는 박막 트랜지스터층(T), 패시베이션층(165), 평탄화층(170), 제1 애노 -7-상기 박막 트랜지스터층(T)은 액티브층(110), 게이트 절연막(120), 게이트 전극(130), 층간 절연막(140), 소스 상기 액티브층(110)은 상기 게이트 전극(130)과 중첩되도록 상기 기판(100) 상에 형성된다. 상기 액티브층(11 상기 게이트 절연막(120)은 상기 액티브층(110) 상에 형성된다. 상기 게이트 절연막(120)은 상기 액티브층(11 상기 게이트 전극(130)은 상기 게이트 절연막(120) 상에 형성된다. 상기 게이트 전극(130)은 상기 게이트 절연 상기 게이트 전극(130)은 하부 게이트 전극(131) 및 상부 게이트 전극(132)을 포함하여 이루어질 수 있다. 상기 하부 게이트 전극(131)은 상기 게이트 절연막(120)과 상기 상부 게이트 전극(132) 사이에 형성되어 상기 상기 상부 게이트 전극(132)은 상기 하부 게이트 전극(131)의 상면에 형성되며, 구리(Cu)로 이루어질 수 상기 층간 절연막(140)은 상기 게이트 전극(130) 상에 형성된다. 상기 층간 절연막(140)은 상기 게이트 절연막 상기 소스 전극(150) 및 드레인 전극(160)은 상기 층간 절연막(140) 상에서 서로 마주하도록 형성된다. 전술한 상기 소스 전극(150)은 하부 소스 전극(151) 및 상부 소스 전극(152)을 포함하여 이루어질 수 있다. 상기 하부 소스 전극(151)은 상기 층간 절연막(140)과 상기 상부 소스 전극(152) 사이에 형성되어 상기 층간 절 상기 상부 소스 전극(152)은 상기 하부 소스 전극(151)의 상면에 형성된다. 상기 상부 소스 전극(152)은 저항이 상기 드레인 전극(160)은 전술한 소스 전극(150)과 유사하게 하부 드레인 전극(161) 및 상부 드레인 전극(162) 상기 하부 드레인 전극(161)은 상기 층간 절연막(140)과 상기 상부 드레인 전극(162) 사이에 형성되어 상기 층 상기 상부 드레인 전극(162)은 상기 하부 드레인 전극(161)의 상면에 형성되며, 전술한 상부 소스 전극(152)과 상기 상부 드레인 전극(162)은 상기 상부 소스 전극(152)과 동일한 물질 및 동일한 두께로 형성될 수 있고, 상 상기 패시베이션층(165)은 상기 박막 트랜지스터층(T) 상에, 보다 구체적으로는, 상기 소스 전극(150) 및 드레 상기 평탄화층(170)은 상기 패시베이션층(165) 상에 형성된다. 상기 평탄화층(170)은 상기 박막 트랜지스터(T) 상기 제1 애노드 전극(180)과 상기 제1 보조 전극(190)은 상기 평탄화층(170) 상에 형성되어 있다. 즉, 상기 제 상기 제1 애노드 전극(180)은 제1 하부 애노드 전극(181) 및 제1 상부 애노드 전극(182)을 포함하여 이루어질 상기 제1 하부 애노드 전극(181)은 상기 평탄화층(170)과 상기 제1 상부 애노드 전극(182) 사이에 형성되어 상 상기 제1 상부 애노드 전극(182)은 상기 제1 하부 애노드 전극(181)의 상면에 형성된다. 상기 제1 상부 애노드 상기 제1 보조 전극(190)은 전술한 제1 애노드 전극(180)과 유사하게 제1 하부 보조 전극(191) 및 제1 상부 보 상기 제1 하부 보조 전극(191)은 상기 평탄화층(170)과 상기 제1 상부 보조 전극(192) 사이에 형성되어 상기 평 상기 제1 상부 보조 전극(192)은 상기 제1 하부 보조 전극(191)의 상면에 형성되며, 전술한 제1 상부 애노드 전 상기 제1 상부 보조 전극(192)은 상기 제1 상부 애노드 전극(182)과 동일한 물질 및 동일한 두께로 형성될 수 상기 제2 애노드 전극(200)은 상기 제1 애노드 전극(180)의 상면에 형성된다. 상기 제2 애노드 전극(200)은 상 이와 같은 제2 애노드 전극(200)은 제2 하부 애노드 전극(201), 제2 중앙 애노드 전극(202), 및 제2 상부 애노 상기 제2 하부 애노드 전극(201)은 상기 제1 애노드 전극(180)과 상기 제2 중앙 애노드 전극(202) 사이에 형성 상기 제2 중앙 애노드 전극(202)은 상기 제2 하부 애노드 전극(201)과 상기 제2 상부 애노드 전극(203) 사이에 상기 제2 상부 애노드 전극(203)은 상기 제2 중앙 애노드 전극(202)의 상면에 형성되어, 상기 제2 중앙 애노드 상기 제2 보조 전극(210)은 상기 제1 보조 전극(190)의 상면에 형성된다. 상기 제2 보조 전극(210)은 전술한 제 이와 같은 제2 보조 전극(210)은 제2 하부 보조 전극(211), 제2 중앙 보조 전극(212), 및 제2 상부 보조 전극 상기 제2 하부 보조 전극(211)은 상기 제1 보조 전극(190)과 상기 제2 중앙 보조 전극(212) 사이에 형성된다. 상기 제2 중앙 보조 전극(212)은 상기 제2 하부 보조 전극(211)과 상기 제2 상부 보조 전극(213) 사이에 형성된 상기 제2 상부 보조 전극(213)은 상기 제2 중앙 보조 전극(212)의 상면에 형성되어, 상기 제2 중앙 보조 전극 상기 제2 상부 보조 전극(213)은 상기 제2 상부 애노드 전극(203)과 동일한 물질 및 동일한 두께로 형성되고, 상기 뱅크(220)는 상기 제2 애노드 전극(200) 및 상기 제2 보조 전극(210) 상에 형성된다. 상기 뱅크(220)는 상기 제2 애노드 전극(200)의 상면을 노출시키면서 상기 제2 애노드 전극(200)의 일측 및 타 상기 뱅크(220)는 상기 제2 보조 전극(210)의 상면을 노출시키면서 상기 제2 보조 전극(210)의 일측 및 타측 상 또한, 상기 뱅크(220)는 상기 제2 애노드 전극(200)과 상기 제2 보조 전극(210) 사이에 형성되어 상기 제2 애노 상기 격벽(230)은 상기 제2 보조 전극(210) 상에 형성되어 있다. 상기 격벽(230)은 상기 뱅크(220)와 소정 거리 만약, 상기 격벽(230)을 형성하지 않을 경우에는 상기 유기 발광층(240)에 의해서 상기 제2 보조 전극(210)의 상술한 바와 같이 상기 격벽(230)의 상면이 처마(eaves) 역할을 하기 위해서, 상기 격벽(230)의 상면의 폭은 상 상기 유기 발광층(240)은 상기 제2 애노드 전극(200) 상에 형성된다. 상기 유기 발광층(240)은 정공 주입층 상기 유기 발광층(240)은 상기 뱅크(220)의 상면까지 연장될 수 있다. 다만, 상기 유기 발광층(240)은 상기 제2 공개특허 10-2016-0141317 상기 캐소드 전극(250)은 상기 유기 발광층(240) 상에 형성되어 있다. 상기 캐소드 전극(250)은 광이 방출되는 도면에 도시되지는 않았으나, 상기 캐소드 전극(250) 상에는 밀봉층(encapsulation layer)이 추가로 형성되어 상기 기판(100) 상의 패드 영역(PA)에는 게이트 절연막(120), 층간 절연막(140), 신호 패드(300) 및 패드 전극 상기 게이트 절연막(120)은 상기 기판(100) 상에 형성되어 있다. 상기 게이트 절연막(120)은 상기 액티브 영역 상기 신호 패드(300)는 상기 게이트 절연막(120) 상에 형성되어 있다. 상기 신호 패드(300)는 전술한 액티브 영 상기 신호 패드(300)는 하부 신호 패드(301) 및 상부 신호 패드(302)를 포함하여 이루어질 수 있다. 상기 하부 신호 패드(301)는 상기 게이트 절연막(120)과 상기 상부 신호 패드(302) 사이에 형성되어 상기 게이 상기 상부 신호 패드(302)는 상기 하부 신호 패드(301)의 상면에 형성된다. 상기 상부 신호 패드(302)는 저항이 상기 상부 신호 패드(302)는 상기 상부 게이트 전극(132)과 동일한 물질 및 동일한 두께로 형성될 수 있고, 상 상기 층간 절연막(140)은 상기 신호 패드(300) 상에 형성되어 있다. 상기 층간 절연막(140)은 상기 액티브 영역 상기 층간 절연막(140)은 상기 신호 패드(300)의 상면을 노출시키면서 상기 신호 패드(300)의 측면을 모두 덮도 상기 패드 전극(400)은 상기 층간 절연막(140) 상에 형성되어 있다. 상기 패드 전극(400)은 상기 제3 콘택홀 상기 패드 전극(400)은 하부 패드 전극(401), 상부 패드 전극(402), 및 커버 패드 전극(403)을 포함하여 이루어 상기 하부 패드 전극(401)은 제3 콘택홀(CH3)을 통해서 노출된 상부 신호 패드(302)의 상면을 덮도록 형성됨으 상기 상부 패드 전극(402)은 상기 하부 패드 전극(401)과 커버 패드 전극(403) 사이에 형성되어 있다. 상기 상 상기 커버 패드 전극(403)은 상기 상부 패드 전극(402) 상에 형성되어 있다. 상기 커버 패드 전극(403)은 상기 상기 커버 패드 전극(403)은 상기 하부 패드 전극(401)의 측면까지 덮도록 형성될 수 있다. 이때, 상기 커버 패 도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조방법을 보여주는 공정 단면도로서, 우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 액티브층(110), 게이트 절연막(120), 게이트 전극(130) 및 신호 보다 구체적으로 설명하면, 상기 기판(100) 상에 상기 액티브층(110)을 형성하고, 상기 액티브층(110) 상에 상 여기서, 상기 액티브층(110) 및 상기 게이트 전극(130)은 액티브 영역(AA)에 형성하고, 상기 게이트 절연막 상기 게이트 전극(130)은 하부 게이트 전극(131)과 상부 게이트 전극(132)으로 이루어지고, 상기 신호 패드 다음, 도 3b에서 알 수 있듯이, 상기 게이트 전극(130) 상에 층간 절연막(140)을 형성하고, 상기 게이트 절연막 여기서, 상기 소스 전극(150), 및 상기 드레인 전극(160)은 액티브 영역(AA)에 형성하고, 상기 층간 절연막 상기 소스 전극(150)은 하부 소스 전극(151)과 상부 소스 전극(152)으로 이루어지고, 상기 드레인 전극(160)은 다음, 도 3c에서 알 수 있듯이, 상기 소스 전극(150), 상기 드레인 전극(160), 및 상기 제1 패드 전극(400a) 상 상기 패시베이션층(165)은 액티브 영역(AA)에서 패드 영역(PA)까지 연장되도록 형성하고, 상기 평탄화층(170)은 다음, 도 3d에서 알 수 있듯이, 상기 패시베이션층(165)에 제4 콘택홀(CH4)을 형성하고, 상기 패드 영역(PA)의 본 발명의 일 실시예에 따르면, 상기 소스 전극(150)을 외부로 노출시키기 위한 상기 패시베이션층(165)의 제4 다음, 도 3e에서 알 수 있듯이, 상기 액티브 영역(AA) 내의 평탄화층(170) 상에 서로 이격되도록 제1 애노드 전 상기 제1 애노드 전극(180)은 상기 제4 콘택홀(CH4)을 통해서 상기 소스 전극(150)과 연결되도록 형성하고, 상 상기 제1 애노드 전극(180)은 제1 하부 애노드 전극(181)과 제1 상부 애노드 전극(182)으로 이루어지고, 상기 상기 제1 애노드 전극(180), 상기 제1 보조 전극(190), 및 제2 패드 전극(400b)은 서로 동일한 물질을 동일한 다음, 도 3f에서 알 수 있듯이, 상기 액티브 영역(AA) 내의 제1 애노드 전극(180) 상에 제2 애노드 전극(200)을 상기 제2 애노드 전극(200)은 상기 제1 애노드 전극(180)의 상면과 측면을 덮도록 패턴 형성하고, 상기 제2 보 상기 제2 애노드 전극(200), 상기 제2 보조 전극(210) 및 상기 제3 패드 전극(400c)은 서로 동일한 물질을 동일 상기 제2 애노드 전극(200)은 제2 하부 애노드 전극(201), 제2 중앙 애노드 전극(202), 및 제2 상부 애노드 전 다음, 도 3g에서 알 수 있듯이, 상기 제2 애노드 전극(200)과 상기 제2 보조 전극(210)을 패턴 형성하는 공정은 한편, 하프톤(Harf-tone) 마스크 공정을 통해서 상기 제3 패드 전극(400c), 상기 평탄화층(170), 상기 제2 애노 다음, 도 3h에서 알 수 있듯이, 상기 제2 애노드 전극(200)의 상면을 노출시키면서 상기 제2 애노드 전극(200) 또한, 상기 노출된 제2 보조 전극(210)의 상면 상에 제1 격벽(231)과 제2 격벽(232)을 차례로 형성한다. 상기 상기 격벽(230)의 상면이 처마(eaves) 역할을 하기 위해서, 상기 제2 격벽(232)의 상면의 폭은 상기 제2 격벽 다음, 도 3i에서 알 수 있듯이, 상기 제2 애노드 전극(200) 상에 유기 발광층(240)을 형성한다. 상기 유기 발광 다음, 도 3j에서 알 수 있듯이, 상기 유기 발광층(240) 상에 캐소드 전극(250)을 형성한다. 상기 캐소드 전극(250)은 상기 격벽(230)과 상기 뱅크(220) 사이의 이격된 공간을 통해서 상기 제2 보조 전극 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실 100: 기판 T: 박막 트랜지스터층도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 단면도이다.	The present invention provides an organic light-emitting display device comprising a substrate (100) on which an active area (AA) is formed. In the active area, thin-film transistor (TFT) layers (T), passivation layers (165), flattening layers (170), and first anode electrodes (180) are sequentially arranged. The TFT layer includes an active layer (110), a gate insulating layer (120), a gate electrode (130), an interlayer insulating layer (140), and source and drain electrodes (150, 160). The active layer is formed on the substrate, overlapping the gate electrode, followed by the formation of the gate insulating layer and the gate electrode itself. The gate electrode can be constructed from a lower gate electrode (131) and an upper gate electrode (132). Subsequently, the interlayer insulating layer (140) is formed over the gate electrode, followed by the source electrode (150) and drain electrode (160), which are positioned to face each other. Both electrodes are composed of lower and upper parts, with the upper portions designed to minimize resistance. The passivation layer (165) is then formed over the TFT layer to protect the components, followed by the flattening layer (170) for surface smoothness. On top of the flattening layer, the first anode electrode (180), consisting of lower (181) and upper (182) layers, and the first auxiliary electrode (190) are formed. These components are further covered by a second anode electrode (200), which is layered sequentially with a lower (201), middle (202), and upper (203) electrode. A second auxiliary electrode (210) is formed on the first auxiliary electrode in a similar layered structure. A bank (220) is patterned to expose specific areas of the second anode and auxiliary electrodes while separating the regions. Next, an organic light-emitting layer (240), including a hole injection layer, is formed on the second anode electrode, followed by the formation of a cathode electrode (250) on the organic layer. Optionally, an encapsulation layer can be added to protect the structure. These steps, arranged in sequence, ensure a reliable structure that optimizes light emission and electrical performance while maintaining mechanical integrity. This sequential process highlights the time-dependent assembly and fabrication of the device, emphasizing each layer’s formation and integration as a critical step.	1
1020160140217	위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 평면도이며 도 2는 도 1에 도시된 표시장치의 후면을 단위픽셀(UP)은 기판(110)의 전면(110a)에 있는 복수의 서브픽셀(SP1, SP2, SP3)로 구성될 수 있으며 통상적으 상기 기판(110)은 박막 트랜지스터 어레이 기판으로서, 유리 또는 플라스틱 재질로 이루어 질 수 있으며, 두장 공개특허 10-2019-0003198 한편, 단위픽셀(UP)를 이루는 서브픽셀(SP1, SP2, SP3)간의 거리 또한 제1 기준 픽셀 피치 및 제2 기준 픽셀 피 LED소자인 마이크로 발광 소자(150)를 포함하는 표시장치(100)는 비표시영역(IA)의 폭이 상술한 픽셀 피치 혹은 이와같이, 서로다른 픽셀 피치를 갖는 표시장치(100)는 화상에 대한 왜곡 현상이 발생 할 수 있으므로 설정된 그러나, 비표시영역(IA)를 최소화 하는데에 마이크로 발광 소자(150)가 있는 단위 화소(UP)에 전원 공급과 데이 도 2를 참조하면, 표시장치(100)는 기판(110)의 배면(110b)에 제1 패드부(PP1), 복수의 제1 라우팅 라인(RL1), 복수의 제 1 패드부(PP1) 각각은 기판(110)의 제 1 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 복수의 제 1 라우팅 라인(RL1)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적 복수의 제 2 패드부(PP2) 각각은 기판(110)의 제 2 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 복수의 제 2 라우팅 라인(RL2)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적 -8-상술한 제1 라우팅 라인(RL1) 및 제2 라우팅 라인(RL2)은 기판(110)의 전면(110a)에 있는 게이트 라인(GL) 및 복수의 데이터 구동 회로(210) 각각은 복수의 데이터 연성 회로 필름(211) 및 복수의 데이터 구동 집적 회로 복수의 데이터 연성 회로 필름(211) 각각은 필름 부착 공정에 의해 기판(110)의 후면(100b)에 마련된 복수의 제 구체적인 도면을 제공하지는 않았으나, 데이터 구동회로(210) 및 게이트 구동회로(230)은 두장 이상의 복수의 복수의 데이터 구동 집적 회로(213) 각각은 복수의 데이터 연성 회로 필름(211) 각각에 개별적으로 실장된다. 선택적으로, 상술한 바와 같이 복수의 데이터 구동 집적 회로(213) 각각은 데이터 연성 회로 필름(211)에 실장 복수의 게이트 구동 회로(230)는 각각은 복수의 게이트 연성 회로 필름(231) 및 복수의 게이트 구동 집적 회로 복수의 게이트 연성 회로 필름(231) 각각은 필름 부착 공정에 의해 기판(110)의 배면(110b)에 마련된 복수의 제 복수의 게이트 구동 집적 회로(233) 각각은 복수의 게이트 연성 회로 필름(231) 각각에 개별적으로 실장된다. 선택적으로, 복수의 게이트 구동 집적 회로(233) 각각은 게이트 연성 회로 필름(231)에 실장되지 않고, 복수의 상기 제어 보드(250)는 복수의 데이터 연성 회로 필름(211) 각각과 복수의 게이트 연성 회로 필름(231) 각각과 추가적으로, 복수의 데이터 구동 집적 회로(213)과 복수의 게이트 구동 집적 회로(233) 및 타이밍 컨트롤러 공개특허 10-2019-0003198 추가적으로, 본 예에서, 기판(110)의 각 모서리 부분은 일정한 각도 또는 길이를 가지도록 모따기되거나 일정한 도 3을 참조하여, 표시장치(100)의 단위픽셀(UP)를 구성하는 서브픽셀(SP1, SP2, SP3)의 구성 및 회로구조에 대 복수의 게이트 라인(GL) 각각은 기판(101)의 전면(前面)(100a) 상에 마련되는 것으로, 기판(110)의 제 1 수평 복수의 데이터 라인(DL)은 복수의 게이트 라인(GL)과 교차하도록 기판(110)의 전면(前面)(110a) 상에 마련되는 복수의 구동 전원 라인(DPL)은 복수의 데이터 라인(DL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복 복수의 공통 전원 라인(CPL)은 복수의 게이트 라인(GL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 서브 픽셀 영역 서로 인접한 적어도 3개의 서브 픽셀(SP1, SP2, SP3)은 컬러 표시를 위한 하나의 단위 픽셀(UP)을 구성할 수 있 본 발명의 일 실시예에 따른 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 픽셀 회로(PC), 오목부(130), 및 마이크 픽셀 회로(PC)는 각 서브 픽셀(SP)에 정의된 회로 영역에 마련되어 인접한 게이트 라인(GL)과 데이터 라인(DL) 스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 전극, 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 전압 및/또는 커패시터(Cst)의 전압에 커패시터(Cst)는 구동 박막 트랜지스터(T2)의 게이트 전극(N1)과 소스 전극 사이의 중첩 영역에 마련되어 구동 오목부(130)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련되는 것으로, 마이크로 발광 소자(150)를 수납하기 마이크로 발광 소자(150)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련된 오목부(130)에 실장된다. 이러한 도 4는 도 3에 도시된 화소의 구조를 설명하기 위한 개략적인 단면도이며, 도 5는 도 4에 도시된 마이크로 발광 도 4 및 도 5를 참조하여 설명하되 도1 내지 도3과 결부하여 설명하면, 일 실시 예에 따른 발광 다이오드 표시 먼저, 도 4에서는 기판(110)의 두께를 상대적으로 얇게 도시하였지만, 실질적으로 기판(110)의 두께는 기판 화소픽셀 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(C)를 포함한다. 이 게이트 전극(GE)은 기판(110) 상에 게이트 라인(GL)과 함께 형성된다. 이러한 게이트 전극(GE)은 게이트 절연 -11-반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(103) 상에 미리 설정된 패턴(또는 섬) 부가적으로, 화소픽셀 회로(PC)를 구성하는 스위칭 박막 트랜지스터(T1)는 구동 박막 트랜지스터(T2)와 동일한 화소픽셀 회로(PC)는 층간 절연층(115)에 의해 덮일 수 있다. 층간 절연층(115)은 구동 박막 트랜지스터(T2)를 보호층(116)은 서브 픽셀(SP), 즉 픽셀 회로(PC)를 덮도록 기판(110)의 전면(全面) 전체에 마련되거나 층간 절 오목부(130)는 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역에 마련되어 마이크로 발광 소자(150)를 수 본 발명의 일 실시예에 따른 오목부(130)는 바닥면과 보호층(116)의 상면(116a) 사이에 마련된 경사면을 포함할 마이크로 발광 소자(150)는 오목부(130)에 실장되어 화소픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연 발광층(EL)은 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한 제 1 반도체층(151)은 활성층(153)에 전자를 제공한다. 본 발명의 일 실시예에 따른 제 1 반도체층(151)은 n- 공개특허 10-2019-0003198 활성층(153)은 제 1 반도체층(151)의 일측 상에 마련된다. 이러한 활성층(153)은 우물층과 우물층보다 밴드 갭 제 2 반도체층(155)은 활성층(153) 상에 마련되어, 활성층(153)에 정공을 제공한다. 본 발명의 일 실시예에 따 제 1 전극(E1)은 제 2 반도체층(155) 상에 마련된다. 이러한 제 1 전극(E1)은 구동 박막화소 구동 트랜지스터 제 2 전극(E2)은 활성층(153)과 제 2 반도체층(155)으로부터 전기적으로 분리되도록 제 1 반도체층(151)의 타측 본 발명의 일 실시예에 따른 제 1 및 제 2 전극(E1, E2) 각각은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 부가적으로, 제 1 반도체층(151)과 활성층(153) 및 제 2 반도체층(155) 각각은 반도체 기판 상에 순차적으로 적 이와 같은, 마이크로 발광 소자(150)는 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공 평탄화층(160)은 마이크로 발광 소자(150)를 덮도록 보호층(116) 상에 마련된다. 즉, 평탄화층(160)은 보호층 이와 같은, 평탄화층(160)은 보호층(116) 상에 평탄면을 제공한다. 또한, 평탄화층(160)은 마이크로 발광 소자 픽셀 전극(PE)은 마이크로 발광 소자(150)의 제 1 전극(E1)을 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 연 공통 전극(CE)은 마이크로 발광 소자(150)의 제 2 전극(E2)과 공통 전원 라인(CPL)을 전기적으로 연결하는 것으 본 발명의 일 실시예에 따른 공통 전극(CE)의 일측은 공통 전원 라인(CPL)과 중첩되는 게이트 절연층(113)과 층 본 발명의 일 실시예에 따른 픽셀 전극(PE)과 공통 전극(CE)은 제 1 및 제 2 회로 컨택홀(CCH1, CCH2), 및 제 1 본 발명의 일 실시예에 따르면, 발광 다이오드 표시 장치는 투명 버퍼층(170)를 더 포함한다. 투명 버퍼층(170)은 픽셀 전극(PE)과 공통 전극(CE)이 마련된 평탄화층(160)의 전체를 모두 덮도록 기판(110) 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)의 발광 영역 아래에 마련된 반사층 반사층(101)은 마이크로 발광 소자(150)를 포함하는 발광 영역과 중첩되도록 오목부(130)의 바닥면과 기판(110) 이러한 반사층(101)은 마이크로 발광 소자(150)로부터 입사되는 광을 마이크로 발광 소자(150)의 제 1 부분(FP) 선택적으로, 상기 반사층(101)은 구동 박막 트랜지스터(T2)의 소스/드레인 전극(SE/DE)과 동일한 물질로 이루어 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)에 실장되는 마이크로 발광 소자(15 접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)와 마이크로 발광 소자(150) 사이에 개재되어 마이크로 발광 본 발명의 일 실시예에 따른 접착 부재(120)는 마이크로 발광 소자(150)의 제 2 부분(RP), 즉 제 1 반도체층 본 발명의 일 실시예에 따른 접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)에 도팅(dotting)되어 마이크로 다른 예에 따른 접착 부재(120)는 보호층(116)의 상면(116a)과 오목부(130)의 바닥면과 경사면 모두에 본 발명의 일 실시예에서, 접착 부재(120)가 보호층(116)의 상면 전체에 마련되기 때문에 본 예의 평탄화층 본 발명의 또다른 일 실시예에서, 마이크로 발광 소자(150)는 별도의 수용하기 위한 오목부(130)가 없이 접착 본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 적색 서브 픽셀들(SP1) 각각에 적색의 마이크로 본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 백색의 마이크로 발광 소자 본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 제 1 색상의 마이크로 발광 도 6은 도 1에 도시된 선 I-I'의 개략적인 단면도이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장 상기 기판(110)은 박막 트랜지스터 어레이 기판으로 정의될 수 있다. 일 실시예에 따른 기판(110)은 베이스 플 상기 기판(110)은 유리 또는 플라스틱 재질로 이루어질 수 있으며, 바람직하게는 유리 재질로 이루어질 수 픽셀을 구동하며, 전원을 공급하는 배선들, 특히 데이터 라인(DL)과 같은 구동 배선들은 기판(110)의 기판(110)의 전면(110a)상에 배치된 배선들은 연결전극(310)을 통해 기판(110)의 배면(110b)으로 연결된다. 기 라우팅라인(RL)은 패드부(PP)와 전기적으로 연결되어 신호 전송 케이블(STC)과 전기적으로 연결될 수 있으며 라 상술한 바와 같이, 배선전극(310)은 기판(110)의 측면을 포함하여 배치되고 기판(110)의 전면(110a)에 배치된 별도의 구성요소로 도시하지는 않았으나 데이터 라인(DL)과 배선전극(310)의 더욱 원활한 전기적 연결을 위해 배선전극(310)은 전기저항을 낮추면서, 기판(110)의 측면에 배치가 원활 하도록 하기 위해 은(Ag)과 같은 전도 배선전극(310)은 산화를 방지하기 위한 산화방지막 또는 보호층에 의해 덮일 수 있으며, 산화방지막 또는 보호 배선전극(310)을 사용하여 상술한 바와 같이 기판(110)의 전면(110a)에 배치되어 있는 픽셀 회로(PC)와 연결된 이와 같이, 비표시영역(IA) 크기를 최대한으로 줄이는 경우 복수의 표시장치가 사용된 멀티 스크린 표시장치에 본 발명의 일 실시예에 따른 기판(110)은 전면(前面)(110a)과 각 측변 사이의 상측 모서리 부분에 마련된 경사 따라서, 기판(110)의 측면 모서리 부분이 뾰족하기 않고 경사지거나 곡면 형태를 가짐으로써 배선전극(310)이 선택적으로, 기판(110)의 일 측변은 그라인딩 공정(또는 기판 라운딩 공정)에 의해 일정한 곡률을 갖는 곡면, 배선전극(310)은 복수의 데이터 라인(DL)각각에 데이터 신호를 공급한다. 도면에서는 데이터 라인(DL)로 도시하 배선전극(310)은 기판(110)의 배면(110b)로 연장되고 라우팅 라인(RL)과 전기적으로 연결된다. 라우팅 라인은 도면에서는, 배선전극(310)이 기판(110)의 전면(110a)에 있는 데이터 라인(DL) 및 기판(110)의 배면(110b)에 있 발명의 일 실시예를 설명하기 위해 기판(110)의 전면(110a)에 위치한 데이터 라인(DL)을 예를 들어 배선전극 -16-이와 같이 본 발명의 일 실시예에 따른 표시 장치는 배선전극(310)을 통한 기판(110)의 전면(110a)에 있는 전극 도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다. 도 7을 참조하여 상술한 배전전극(310)과 전극의 연결관계를 설명하면, 기판(110) 의 전면(110a)에 적어도 하나 복수의 배전전극(310)은 기판(110)의 전면(110a)에서 기판(110)의 배면(110b)으로 연장되어 배치된다. 배선전극 프린팅하여 기판(110)의 측면에 인쇄하여 배전전극(310)을 배치하는 경우, 배선전극(310)은 8μm내지 10μm의 기판(110)의 전면(110a) 및 배면(110b)에 있는 복수의 데이터 라인(DL) 및 라우팅 라인(RL)의 개별 전극의 전극 배선전극(310)은 17μm 내지 25μm의 피치(P)을 갖도록 기판(110)의 측면에 인쇄하여 배치할 수 있는데, 배선전 한편, 이웃하는 배선전극(310) 이 넓거나 좁은 간격으로 배치될 수 있는데, 배치된 배선전극(310)의 간격에 따 배선전극(310)은 상술한 바와 같이 기판(110)의 측면부를 감싸면서 배치되고, 은(Ag)과 같은 전기 전도성이 높 배선전극(310)은 표면 절연을 위해 절연테이프에 의해 커버될 수 있고, 전기 전도도가 낮은 물질이 배선전극 배선전극(310)은 상술한 바와 같이 기판(110)의 측면에 인쇄되는 미세전극(311,312) 으로 이루어 질 수 있는데, 도 8은 본 발명의 일 실시예에 따른 표시장치를 이용한 멀티 스크린 표시장치를 설명하기 위한 개략적인 도면이 본 발명의 일 실시예에 따른 표시장치를 사용한 멀티 스크린 표시 장치는 복수의 스크린 모듈(400-1, 400-2, 복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정 본 발명의 일 실시예에 따른 표시장치가 사용된 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4) 각각은 모듈 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4)에 사용되는 개별 모듈들은 본 발명의 일 실시예에 따른 비표 공개특허 10-2019-0003198 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실 100: 표시장치도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다.	The present invention provides a display device comprising a thin-film transistor (TFT) array substrate (110), which may be made of glass or plastic and serves as the base for forming unit pixels (UP). Each unit pixel includes multiple sub-pixels (SP1, SP2, SP3) that are defined by gate lines (GL) and data lines (DL). The sub-pixels are equipped with micro light-emitting elements (150) housed in concave portions (130) to ensure efficient light emission. The pixel circuit (PC) includes switching thin-film transistors (T1), driving thin-film transistors (T2), and capacitors (C) for controlling the sub-pixel operation. A reflective layer (101) is positioned beneath the light-emitting region to enhance light output by reflecting emitted light. A flattening layer (160) is applied over the circuit components to provide a smooth surface, and a transparent buffer layer (170) is added to cover the pixel and common electrodes (PE, CE). The device minimizes non-display areas (IA) to reduce image distortion caused by varying pixel pitches, enabling integration into multi-screen display configurations. The routing lines (RL1, RL2) and pad portions (PP1, PP2) located on the rear surface (110b) of the substrate facilitate electrical connectivity between the display’s driving circuits and external controllers. By employing such configurations, the display device achieves high efficiency, reduced distortion, and versatility for advanced applications like multi-screen setups.	1
1020170132289	이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다. 이하에서는 유기전계발광표시장치를 일례로 두루마리형 연성표시장치를 구현하는 예를 실시예로 설명한다. 그러 중간층(IL)은 표시영역(AA)을 구성하는 다수의 픽셀(P)과 더불어 접착층(ADL)을 갖는다. 다수의 펙셀(P)은 적색 제1기판(GLS)은 유리나 수지로 이루어진다. 제1기판(GLS)의 두께는 0.01mm ~ 0.2mm로 선택될 수 있다. 제1기판(GLS)은 식각영역(식각부)(GLS1)과 비식각영역(비식각부)(GLS2)을 갖는다. 비식각영역(GLS2)은 외부 기 비식각영역(GLS2)을 제외한 나머지는 모두 식각(에칭) 공정 등에 의해 제거되어 식각영역(GLS1)이 된다. 식각영 제2기판(MS)은 금속으로 이루어진다. 제2기판(MS)의 두께는 0.01mm~0.2mm로 선택될 수 있다. 제2기판(MS)은 표도 5는 본 발명의 실시예에 따른 표시 패널의 단면 예시도.	Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings. In the following, an example of implementing a rollable flexible display device will be described using an organic light-emitting diode (OLED) display device as an example. The intermediate layer (IL) includes an adhesive layer (ADL) along with a plurality of pixels (P) that constitute the display area (AA). The plurality of pixels (P) is associated with a red first substrate (GLS) made of glass or resin. The thickness of the first substrate (GLS) may be selected in the range of 0.01 mm to 0.2 mm. The first substrate (GLS) comprises an etched region (etching part) (GLS1) and a non-etched region (non-etching part) (GLS2). The non-etched region (GLS2) refers to an external region, and all areas except for this non-etched region (GLS2) are removed through etching or similar processes to form the etched region (GLS1). The second substrate (MS) is made of metal, and its thickness can also be selected in the range of 0.01 mm to 0.2 mm. Figure 5 illustrates a cross-sectional example of the display panel according to the embodiment of the present invention.	1
1020170089201	도 5는 도 3의 일부분을 개략적으로 도시한 단면도,	Figure 5 is a cross-sectional view schematically illustrating a part of Figure 3.	1

Subsets and Splits