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Number stringlengths 13 13	Korean Caption stringlengths 26 22.7k	English Caption stringlengths 54 17.3k	Level stringclasses 1 value
1020140156716	이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호 또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러 도 1은 실시예들이 적용되는 표시장치의 시스템 구성도이다. 도 1을 참조하면, 실시예들이 적용되는 표시장치(100)는 표시패널(140)이 구동되도록 제어하는 타이밍 콘트롤러 이때 표시패널(140)은 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display 호스트 시스템(150)은 수직/수평 동기신호(Vsync, Hsync), 데이터인에이블(Data Enable, DE), 클럭신호(CLK) 타이밍 콘트롤러(110)는 수직/수평 동기신호(Vsync, Hsync), 데이터인에이블(Data Enable, DE), 클럭신호(CLK) 여기서, 수직동기신호(Vsync)와 수평동기신호(Hsync)는 영상신호(RGB)를 동기화시키기 위한 신호로서, 수직동기 데이터인에이블 신호(DE)는 유효 데이터가 있는 구간을 표시하는 것으로, 화소에 데이터를 공급하는 시점을 나 수직동기신호(Vsync)와 수평동기신호(Hsync), 데이터인에이블 신호(DE)는 클럭 신호(CLK)를 기준으로 동작한다. 데이터 구동부(120)는 타이밍 콘트롤러(110)의 제어 하에 디지털 비디오 데이터(RGBodd, RGBevne)를 래치하고 게이트 구동부(130)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 예를 들어 표시패널(140)이 액정표시패널인 경우, 액정표시패널(140)은 두 장의 기판 사이에 액정분자들이 주입 액정표시패널(140)의 제2기판에는 블랙매트릭스 및 컬러필터이 형성된다. 공통전극은 TN(Twisted Nematic) 모 전술한 타이밍 콘트롤러(110)는 영상신호에 따라 변경된 구동방식으로 표시패널이 구동되도록 제어할 수 있다. 후술하는 제1실시예와 같이 이 구동방식은 표시패널(140)이 액정표시패널인 경우 도트 반전, 라인 반전 및 프레 또한 후술하는 제2실시예와 같이 이 구동방식은 표시패널(140)의 프레임 구동주파수를 조절하는 주파수 구동 일예로 타이밍 컨트롤러(110)는 인접한 프레임들 간 영상신호의 변화량에 따라 변경된 구동주파수로 표시패널 다른 예로 타이밍 컨트롤러(110)는 특정 프레임 내 영상신호의 복잡도에 따라 변경된 구동주파수로 표시패널 또 다른 예로 타이밍 컨트롤러(110)는 인접 프레임간 영상신호의 변화량에 따라 제1구동주파수로, 특정 프레임 <제1실시예> 공개특허 10-2015-0061568 -7-도 2는 도 1의 타이밍 컨트롤러의 일예의 상세도이다. 도 2를 참조하면, 타이밍 컨트롤러(110)는, 호스트 시스템(150)으로부터 전송되는 타이밍 신호(Vsync, Hsync, 전술한 바와 같이, 표시패널(140)이 액정표시패널인 경우 구동방식 변경부(113)은 수신된 영상신호에 따라 도트 액정표시패널(140)은 전압의 차징(charging)과 유지(holding)를 반복하며 제1기판과 제2기판 사이에 위치하는 수학식 1에서 c는 로드 캐패시턴스(load capacitance)로 상수이며, f는 구동 주파수를 의미하며, v는 구동 전압 수학식 1을 통해 알 수 있는 바와 같이 소비전력에서 전압 트랜지션(Voltage transition)에 해당하는 v가 가장 반전 구동은 대표적으로 도 3 및 도 4에 도시한 바와 같이 도트 반전 구동과 컬럼 반전 구동이 있다. 도 3에 구동방식 변경부(113)는 특정 N번째 프레임의 특정 방향, 예를 들어 열방향의 영상신호의 데이터값의 차이에 따 구체적으로 구동방식 변경부(113)는 특정 프레임의 영상신호의 데이터값에 해당하는 수학식 2의 영상신호(RGB) 이때 Vxy는 X행(1 내지 n), Y열(1 내지 m) 화소의 영상신호의 계조값이다. 구동방식 변경부(113)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행방향으로 합산한 값을 아울러 전술한 예에서, 구동방식 변경부(113)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행 정리하면, 구동방식 변경부(113)는 특정 N번째 프레임의 영상신호의 데이터값의 차이에 따라 반전 구동을 변경 출력부(114)는 구동방식 변경부(113)에 의해 변경된 반전 구동에 따라 재정렬된 영상신호(R'G'B') 및 제어신호 출력부(114)는 변경된 반전 구동에 따라 각종 제어신호들을 생성하여 게이트 드라이버 및 데이터 드라이버로 이 이러한 제어신호들은 게이트 제어신호(gate control signal, GCS)로 게이트 스타트 펄스(Gate Start Pulse: 또한 이 제어신호들은 데이터 제어신호(data control signal, DCS)로 소스 스타트 펄스(Source Start Pulse : 도 5는 도 1의 타이밍 컨트롤러의 다른 예의 상세도이다. 도 5를 참조하면, 타이밍 컨트롤러(110)는, 호스트 시스템(150)으로부터 전송되는 타이밍 신호 및 영상신호를 일예로, 구동방식 변경부(113)는 인접 프레임들, 예를 들어 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화 먼저, 구동방식 변경부(113)는 전후 프레임의 영산신호의 계조값의 차이값(차분)을 구함으로써 인접 N번째 프레 구체적으로 XGA급 해상도(1024x768)를 갖는 표시장치(100)가 60Hz의 일반 구동주파수로 구동되는 경우, 일반적 다른 예로 구동방식 변경부(113)는 특정 N번째 프레임 내 영상신호의 복잡도에 따라 특정 N번째 프레임의 구동 구체적으로 구동방식 변경부(113)는 특정 N번째 프레임 내 인접 화소간의 계조값의 차이(Gray difference)에 따 또 다른 예로 구동방식 변경부(113)는 전술한 예들을 조합하여 인접 N번째 프레임과 N-1번째 프레임 간 영상신 다시 말해 구동방식 변경부(113)는 인접 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화량에 따라 특정 N번 구동방식 변경부(113)는 소프트웨어 또는 하드웨어, 이들의 결합의 구동 주파수 가변 알고리즘 블록을 클럭 발생부(115)는 이 구동 주파수 제어신호에 따라 제1클럭과 제2클럭을 발생한 후 제1클럭을 저장부(112)와 먹스(116)는 선택신호에 따라 수신부(111)로부터의 수직/수평동기신호들(Vsync, Hsync)와 데이터인에이블(DE), 출력부(114)는 먹스(116)로부터 출력된 제어신호 및 영상신호를 표시패널(140)으로 출력한다. 출력부(114)는 도 1 및 도 7을 참조하면, 다른 실시예에 따른 표시장치의 구동방법(700)은 특정 프레임의 영상신호를 입력받는 공개특허 10-2015-0061568 S710단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 영상신호(RGB) 및 타이밍 신호(Vsync, S720단계에서, 표시장치(100)는 특정 프레임의 영상신호의 데이터값의 차이를 계산한다. 구체적으로 표시장치 다음으로 S730단계에서, 표시장치(100)는 이 영상신호의 데이터값의 차이가 기준값 이상인 경우 도 3에 도시한 한편, S720단계에서, 표시장치(100)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행방향으로 S730단계에서, 표시장치(100)는 변경된 반전 구동방식에 따라 각종 제어신호들을 생성하여 게이트 드라이버 및 전술한 다른 실시예에 따른 표시장치의 구동방법(700)에 따라 표시장치(100)가 변경된 반전 구동방식에 따라 재 한편, 전술한 실시예에서 표시장치(100)가 특정 프레임의 영상신호의 데이터값의 차이를 계산하고 계산된 데이 S810단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 인접 프레임들의 영상신호(RGB) 및 타이 S820단계에서, 표시장치(100)는 인접 프레임들 간 영상신호의 계조값의 차이값을 계산할 수 있다. 전후 프레임 S830단계에서, 표시장치(100)는 계산된 인접 프레임 간의 영상신호의 변화량이 일정량 이상인 경우 특정 N번째 도 9는 또 다른 실시예에 따른 표시장치의 구동방법의 흐름도이다. 공개특허 10-2015-0061568 -12-도 9를 참조하면, 또 다른 실시예에 따른 표시장치의 구동방법(900)은 특정 프레임의 영상신호를 입력받는 단계 S910단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 특정 프레임의 영상신호(RGB) 및 타이밍 S920단계에서, 표시장치(100)는 도 6의 (a)에 도시한 바와 같이 특정 프레임 내 인접 화소들 값의 계조값의 차 S930단계에서, 표시장치(100)는 예를 들어 도 6의 (c)에 도시한 바와 같이 계산된 복잡도가 도 10는 또 다른 실시예에 따른 표시장치의 구동방법의 흐름도이다. 도 10을 참조하면, 또 다른 실시예에 따른 표시장치의 구동방법(1000)은 인접 프레임들의 영상신호를 입력받는 S910단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 인접 N번째 프레임과 N-1번째 프레임 간 S1020단계는 도 8을 참조하여 설명한 S820단계와 동일하다. S1030단계에서 S1020단계에서 인접 프레임들의 영상신호의 데이터값의 차이를 계산한 후 인접 프레임들 간 영상 S1040단계 및 S1050단계에서, 인접 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화량이 일정량 미만인 경우 도 7 내지 도 10을 참조하여 설명한 실시예들에 따른 표시장치의 구동방법은 도 1을 참조하여 설명한 표시장치 한편, 전술한 실시예에서 표시장치(100)가 영상신호를 분석한 결과에 따라 영상신호에 따라 변경된 구동방식으 전술한 실시예들은 호스트 시스템(150)으로부터 일정 구동주파수의 영상신호들을 입력받아 타이밍 컨트롤러가 <제4실시예> 도 11은 제4실시예들에 따른 표시장치의 시스템 구성도이다. 도 11을 참조하면, 제4실시예들에 따른 표시장치(1100)는 표시패널(1140)이 구동되도록 제어하는 타이밍 콘트롤 또한 제4실시예에 따른 표시장치(1100)는 메모리(1160)를 추가로 포함한다. 메모리(1160)는 프레임 버퍼(frame 호스트 시스템(1150)은 영신신호의 변화량이 매우 적은 동영상이나 정지 영상일 경우 입력 구동 주파수(f0)보다 호스트 시스템(1150)은 소스 영상신호의 입력 구동 주파수(f0)가 2f1일 경우 홀수와 짝수 프레임 군으로 나누어 타이밍 컨트롤러(1100)는 낮은 제1구동 주파수(f1)의 영상신호((RGB)f1)를 메모리(1160)에 저장한다. 타이밍 타이밍 컨트롤러(1110)는 데이터 멀티플링(data multipling)을 통해서 메모리(1160)에 저장된 동일 데이터를 반 다른 예를 들어 타이밍 컨트롤러(1110)는 메모리(1160)에 저장된 동일 데이터를 선택적으로 반복 출력하므로 메 타이밍 컨트롤러(1110)는 높은 제2구동 주파수(f2)의 영상신호((RGB)f2)를 데이터 구동부(1120)를 통해 표시패널 전술한 예에서 타이밍 컨트롤러(1110)가 전술한 예와 같이 제1구동 주파수(f1)보다 큰 제2구동 주파수(f2)의 영 도 13은 제1구동 주파수와 제2구동 주파수로 표시패널을 구동할 때 표시패널의 스토리지 캐패시터에 충전되는 제1구동 주파수(f1)로 표시패널(1140)을 구동하는 저속 구동은 액정표시장치(1100)의 소비전력을 줄일 수 있지 그런데 전술한 바와 같이 타이밍 컨트롤러(1110)가 전술한 예와 같이 제1구동 주파수(f1)의 2배인 제2구동 주파 또한 회로의 입장에서는 액정으로 출력되는 인트라 인터페이스(Intra Interface)의 입장에서는 동일한 출력을 전술한 예에서 메모리(1160)인 프레임 버퍼를 호스트 시스템(1150)에 포함시켜, 호스트 시스템(1150)에서 데이 호스트 시스템(1150)은 표현하는 영상 소스를 분류할 경우 더욱 효과적이다. 예를 들어, 정지 영상이나 영화 전술한 제4실시예에 따라 타이밍 컨트롤러(1110) 또는 호스트 시스템(1150)을 포함 회로 전체의 소비 전력을 저 전술한 제4실시예에서 소스 영상의 입력 구동 주파수(f0)가 제1구동 주파수(f1)보다 큰 경우, 예를 들어 2f1인 저속 구동의 경우 화면 떨림 현상의 영향이 크지 않으므로 소비전력을 더욱 줄일 수 있도록 호스트 시스템 호스트 시스템(1150)은 영신신호의 변화량이 매우 적은 동영상이나 정지 영상일 경우 입력 구동 주파수보다 낮 전술한 제4실시예에서 소스 영상의 입력 구동 주파수(f0)가 제1구동 주파수보다 큰 경우, 예를 들어 2f1인 경우 이때 타이밍 컨트롤러(1110)는 제3구동 주파수(f3)의 영상신호((R'G'B')f3)로 표시패널(1140)을 구동하되 일부 타이밍 컨트롤러(1110)는 데이터 멀티플링(data multipling)을 통해서 메모리(1160)에 저장된 동일 데이터를 반 다른 예를 들어 타이밍 컨트롤러(1110)는 메모리(1160)에 저장된 동일 데이터를 선택적으로 반복 출력하므로 메 예를 들어 도 17에 도시한 바와 같이 입력 구동 주파수가 60Hz인 경우, 60Hz의 입력 구동 주파수보다 빠르게 이에 따라 고속 동영상의 경우는 화면 끊김 현상의 발생으로 구동 주파수를 낮추지 않고 구동 주파수를 높이되 전술한 실시예들에서 호스트 시스템(160, 1160) 또는 타이밍 컨트롤러(110, 1110)는 소스 영상을 분류하여 각각 움직임 벡터(Motion Vector)를 모든 점들(1810)에 대해서 계산하면 가장 정확하게 소스 영상의 종류를 판별할 이것을 일정한 임계값(threshold)으로 분류하여, 정지영상과 저속/고속 동영상으로 분류하여 소스에 맞게 구동 전술한 실시예들에 따른 표시장치 및 그 구동방법은 반전 구동을 영상신호 또는 이미지에 따라 적절하게 변경함 이상 도면을 참조하여 실시예들을 설명하였으나 본 발명은 이에 제한되지 않는다. 공개특허 10-2015-0061568 -16-전술한 실시예에서 표시패널로 액정표시패널를 예시적으로 설명하였으나 본 발명은 이에 제한되지 않고 유기발 전술한 실시예에서 구동 주파수는 일반 구동 주파수와 저속 구동 주파수로 나누고 특정 프레임의 구동 주파수를 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에도 2는 도 1의 타이밍 컨트롤러의 일예의 상세도이다.	FIG. 1 is a schematic system configuration diagram of a touch display device according to the present embodiments.	1
1020160083114	도 1은 본 실시예들에 따른 터치 표시 장치의 개략적인 시스템 구성도이다. [0041]	FIG. 1 is a schematic system configuration diagram of a touch display device according to the present embodiments. [0041]	1
1020180125211	다수의 패드들(122)은 액티브 영역(AA)에 배치되는 스캔 라인(SL), 데이터 라인(DL), 고전위 전압(VDD) 공급 라 화소 영역(PA)에는 발광 소자(130)를 포함하는 단위 화소들이 배치된다. 단위 화소는 도 1에 도시된 바와 같이 발광 소자(130)는 구동 트랜지스터(TD)의 드레인 전극과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형 발광 스택(134)은 애노드 전극(132) 상에 정공 수송층, 발광층, 전자 수송층 순으로 또는 역순으로 적층되어 형 캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134) 및 뱅크 봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(130)로 외부의 수분이나 산소가 침투되는 것을 차 제1 무기 봉지층(142)는 발광 소자(130)와 가장 인접하도록 캐소드 전극(126)이 형성된 기판(101) 상에 형성된 이러한 유기 봉지층(144)의 형성시 유기 봉지층(144)의 유동성을 제한하기 위한 외부댐(118) 및 내부댐(108)이 적어도 하나의 외부댐(118)은 도 1에 도시된 바와 같이 발광 소자(130)가 배치되는 액티브 영역(AA)을 완전히 적어도 하나의 내부댐(108)은 홀 영역(HA)에 배치되는 관통홀(120)을 완전히 둘러싸도록 배치된다. 이 때, 내 베젤 영역(BA)은 홀 영역(HA)과 화소 영역(PA) 사이에 배치된다. 이 베젤 영역(BA)에는 전술한 내부댐(108), 그런 다음, 소스 및 드레인 전극(도시하지 않음)과, 신호 라인(106) 및 패드 전극(122)이 포토리소그래피 공정 그런 다음, 에싱 공정을 통해 패드 전극(122) 상의 유기 커버층(112)이 제거됨으로써 패드 컨택홀(124)이 형성도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'"를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.	A plurality of pads (122) are arranged in the active area (AA) where scan lines (SL), data lines (DL), and high-potential voltage (VDD) supply are provided, and unit pixels containing the light-emitting device (130) are arranged in the pixel area (PA). As shown in FIG. 1, each unit pixel includes an anode electrode (132) connected to the drain electrode of the driving transistor (TD), and a light-emitting stack (134) formed on the anode electrode (132). The light-emitting stack (134) consists of a hole transport layer, an emission layer, and an electron transport layer sequentially or in reverse order laminated on the anode electrode (132), and a cathode electrode (136) is positioned opposite to the anode electrode (132) with the light-emitting stack (134) in between. The light-emitting stack (134) and bank encapsulation unit (140) are designed to prevent the infiltration of external moisture and oxygen into the delicate light-emitting device (130). The first inorganic encapsulation layer (142) is formed on the substrate (101) where the cathode electrode (126) is located closest to the light-emitting device (130). To restrict the fluidity of this organic encapsulation layer (144) during its formation, at least one outer dam (118) and one inner dam (108) are provided. As shown in FIG. 1, at least one outer dam (118) completely surrounds the active area (AA) where the light-emitting device (130) is located, and at least one inner dam (108) completely encircles the through-hole (120) positioned in the hole area (HA). At this juncture, the inner bezel area (BA) is situated between the hole area (HA) and the pixel area (PA). The bezel area (BA) includes the aforementioned inner dam (108), and then, through a photolithography process, source and drain electrodes (not shown), signal lines (106), and pad electrodes (122) are formed. Following this, the organic cover layer (112) on the pad electrodes (122) is removed through an etching process, thereby forming a pad contact hole (124). FIG. 2 presents a cross-sectional view of the organic light-emitting display device taken along lines "I-I'" and "II-II'" in FIG. 1.	1
1020160054087	도 3은 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.	Fig. 3 is a plan view illustrating the structure of a thin-film transistor substrate according to the first embodiment of the present invention.	1
1020160177986	도 1은 본 발명의 예시적인 제 1 실시형태에 따른 유기 화합물이 적용될 수 있는 단층 구조를 가지는 유기발광 [0024]	FIG. 1 illustrates an organic light-emitting device having a single-layer structure to which an organic compound according to an exemplary first embodiment of the present invention can be applied. [0024]	1
1020160156885	도 1은 본 실시예들에 따른 터치표시장치(100)의 구성도이고, 도 2a는 본 실시예들에 따른 표시패널(110)을 나 본 실시예들에 따른 터치표시장치(100)는, 표시패널(110), 데이터구동회로(120), 게이트구동회로(130) 및 터치 데이터구동회로(120)는 표시패널(110)에 배치된 데이터라인들을 구동한다. 예를 들어, 디스플레이 구간 동안, 데이터구동회로(120)는 데이터라인들로 데이터전압을 공급할 수 있다. 게이트구동회로(130)는 표시패널(110)에 배치된 게이트라인들을 구동한다. 예를 들어, 디스플레이 구간 동안, 게이트구동회로(130)는 게이트라인들로 스캔신호를 순차적으로 공급할 수 있 -8-터치센싱회로(140)는 표시패널(110)에 배치된 터치센서들을 표시패널(110)에 배치된 터치센서들을 이용하여 사 이 경우, 터치센싱회로(140)는 구동전극에 해당하는 터치센서로 터치구동신호를 공급하고, 센싱전극에 해당하는 따라서, 터치센싱회로(140)는 터치센서로 터치구동신호를 공급하고, 터치구동신호가 공급된 터치센서로부터 터 본 실시예들에 따른 터치표시장치(100)는, 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용하여 도 5는 본 실시예들에 따른 터치표시장치(100)에서 터치센서(TS)와 제2전극(E2) 간의 기생 캐패시턴스(Cp)와 이 도 6은 본 실시예들에 따른 터치표시장치(100)에서, 개구부가 없는 전극 타입의 터치센서(TS)를 나타낸 도면이 도 7은 본 실시예들에 따른 터치표시장치(100)에서, 개구부가 있는 전극 타입의 터치센서(TS)를 나타낸 도면이 1개의 터치센서(TS), 즉, 1개의 구동전극(Tx) 또는 1개의 센싱전극(Rx)은, 1개의 서브픽셀보다 큰 면적을 가질 도 8은 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 8을 참조하면, 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 이러한 신호배선(TL)들을 통해, 터치센서(TS)들은 터치센싱회로(140)와 전기적으로 연결될 수 있다. 도 9는 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 예를 들어, t1 지점의 구동전극(Tx), t2 지점의 구동전극(Tx), t3 지점의 구동전극(Tx) 및 t4 지점의 구동전극 터치센싱회로(140)는, 구동 신호배선(Lt)으로 터치구동신호를 공급하고, 센싱 신호배선(Lr)을 통해 수신된 터치 도 10은 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 10을 참조하면, 터치패널(TP)을 이루는 각 터치센서(TS)는, 개구부(OA)가 있는 메쉬 타입(Mesh Type)의 터치 하나의 구동전극(Tx)을 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 하나의 센싱전극(Rx)을 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 한편, 표시패널(110)에서 터치센싱회로(140)와 신호배선(TL)이 연결되는 패드(미도시)는 2개 이상의 서브전극 도 13 및 도 14는 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 개구 영역과 발광 영역을 나타낸 도 15는 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 다중 전극 구조와, 신호배선의 단일 배선 도 15 및 도 16을 참조하면, 다수의 터치센서(TS)와 터치센싱회로(140)를 전기적으로 연결해주는 다수의 신호배 (2) 제1서브전극(SE1), 구동브리지 패턴(Bt), 제1서브배선(SL1) 상에 절연층(1120)이 형성된다. 이때, 제2서브전극(SE2)은 절연층(1120)에 형성된 컨택홀을 통해 제1서브전극(SE1)과 전기적으로 연결된다. 도 17 및 도 18은 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 터치 감도 향상 구조의 예시도이 도 19은 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 보호 구조의 예시도이다. 도 20은 본 실시예들에 따른 터치표시장치(100)에서 층간 보호 구조의 예시도이다. 도 21은 본 실시예들에 따른 터치표시장치(100)에서 브리지 패턴의 변경 예시도이다. 도 22는 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 25는 본 실시예들에 따른 터치표시장치(100)가 셀프-캐패시턴스 기반의 터치 센싱을 하는 경우, 셀프-캐패시 터치센싱회로(140)는, 신호배선(TL)으로 터치구동신호를 공급하고, 신호배선(TL)으로부터 수신된 터치센싱신호 하나의 터치센서(TS)를 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 도 27는 본 실시예들에 따른 터치표시장치(100)가 셀프-캐패시턴스 기반의 터치 센싱을 하는 경우, 셀프-캐패시 하나의 터치센서(TS)를 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 100: 터치표시장치도 1은 본 실시예들에 따른 터치표시장치의 구성도이다. [0034]	Figure 1 illustrates a configuration diagram of a touch display device (100) according to the present embodiments, and Figure 2a depicts a display panel (110) according to these embodiments or the touch display device (100) based on the embodiments described herein, comprising a display panel (110), a data driving circuit (120), a gate driving circuit (130), and a touch data driving circuit (120) which operates to drive data lines disposed on the display panel (110). For example, during the display period, the data driving circuit (120) may supply data voltage to the data lines. The gate driving circuit (130) operates to drive gate lines disposed on the display panel (110). For instance, during the display period, the gate driving circuit (130) can sequentially supply scan signals to the gate lines. The touch sensing circuit (140) operates by using the touch sensors arranged on the display panel (110), providing a touch driving signal to the touch sensor corresponding to the driving electrode, and thus, the touch sensing circuit (140) provides the touch driving signal to the touch sensor, and the signal is received from the touch sensor supplied with the touch driving signal. The touch display device (100) according to the present embodiments employs an organic light-emitting diode (OLED) mechanism. Figure 5 demonstrates the parasitic capacitance (Cp) between the touch sensor (TS) and the second electrode (E2) within the touch display device (100) as per the embodiments, Figure 6 illustrates the electrode type touch sensor (TS) without an aperture, and Figure 7 illustrates an electrode type touch sensor (TS) with an aperture from the touch display device (100) examples. Each touch sensor (TS), i.e., each driving electrode (Tx) or sensing electrode (Rx), has a larger area than a single subpixel. Figure 8 shows mutual-capacitance based touch sensing in the touch display device (100) according to the embodiments. Referring to Figure 8, the touch sensors (TS) can be electrically connected to the touch sensing circuit (140) through these signal lines (TL). Figure 9 depicts the mutual-capacitance based touch sensing scenario in touch display device (100). For example, signals at locations t1, t2, t3, and t4 at the driving electrode (Tx) locations can be addressed, and the touch sensing circuit (140) supplies touch driving signals via the driving signal line (Lt) and receives signals via the sensing signal line (Lr). Figure 10 shows mutual-capacitance based touch sensing for the device, detailing mesh type touch sensors (TS) with openings (OA), in which two or more sub-electrodes (SE1, SE2, ?? forming a driving electrode (Tx) or sensing electrode (Rx) pass through contact holes in the insulating layer (1120). Meanwhile, pads (not shown) in the display panel (110) connect the touch sensing circuit (140) with the signal lines (TL) using two or more sub-electrodes. Figures 13 and 14 present the aperture region and the emitting region of the touch sensor (TS). Figure 15 demonstrates the multi-electrode structure and single wiring of signal lines for the touch sensor (TS). Referring to Figures 15 and 16, a plurality of signal lines electrically connects multiple touch sensors (TS) and touch sensing circuits (140). (2) On the first sub-electrode (SE1), driving bridge pattern (Bt), and first sub-wiring (SL1), an insulating layer (1120) is formed, electrically connecting the second sub-electrode (SE2) to the first sub-electrode (SE1) through a contact hole in the insulating layer (1120). Figures 17 and 18 showcase examples of enhanced sensitivity structures for touch sensors (TS) in the touch display device (100), while Figure 19 illustrates protection structures and Figure 20 depicts interlayer protection structures. Figure 21 demonstrates bridge pattern modifications, and Figure 22 showcases mutual-capacitance based touch sensing. Figures illustrate diverse scenarios ??Figure 25 shows self-capacitance based touch sensing. The touch sensing circuit (140) provides touch driving signals through signal lines (TL) and senses through these lines for self-capacitance based sensing, illustrated in Figure 27. Two or more sub-electrodes (SE1, SE2, ?? forming one touch sensor (TS) pass through contact holes in an insulating layer (1120), illustrating a touch panel configuration in the present embodiments. Figure 1 demonstrates the touch display device configuration per present embodiments. [0034]	1
1020180132206	본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들 본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요 따라서, 본 출원에서의 표시 장치는 LCM, LED 모듈 등과 같은 협의의 표시 장치 자체, 및 LCM, LED 모듈 등을 예를 들어, 디스플레이 패널이 전계 발광(LED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 그리고, 디스플레이 패널은 디스플레이 패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함 -7-본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다. 도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다. 도 1을 참조하면, 표시 장치(100)는 기판(110), 픽셀 어레이층(190), 표시 구동 회로부(210), 및 스캔 구동 회 기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 기판(110)은 투명 폴리이미드 일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 산화규소(SiO2) 또는 산화알루미 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 영상이 표시되는 영역으로 비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판(110)의 가장자리 부분에 픽셀 어레이층(190)은 박막 트랜지스터층 및 발광 소자층을 포함한다. 박막 트랜지스터층은 박막 트랜지스터, 표시 구동 회로부(210)는 기판(110)의 비표시 영역(NA)에 마련된 패드 전극에 연결되어 디스플레이 구동 시스템 복수의 회로 필름(211) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(215)에 부 복수의 데이터 구동 집적 회로(213) 각각은 복수의 회로 필름(211) 각각에 개별적으로 실장될 수 있다. 이러한 인쇄 회로 기판(215)은 타이밍 제어부(217)를 지지하고, 표시 구동 회로부(210)의 구성들 간의 신호 및 전원을 -8-타이밍 제어부(217)는 인쇄 회로 기판(215)에 실장되고, 인쇄 회로 기판(215)에 마련된 유저 커넥터를 통해 디 스캔 구동 회로부(220)는 기판(110)의 비표시 영역(NA)에 마련될 수 있다. 스캔 구동 회로부(220)는 표시 구동 도 2는 도 1의 A 영역의 확대도이다. 도 2를 참조하면, 기판(110)은 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있고, 비표시 영역(NA)은 적어도 복수의 서브 픽셀(SP) 각각은 발광 영역(EA)을 포함할 수 있다. 구체적으로, 복수의 서브 픽셀(SP) 각각의 애노 복수의 서브 픽셀(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 그리고, 복수의 단위 픽셀 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치될 수 있다. 구체적으로, 컨택 패드(CP)는 일 예에 따르면, 캐소드 컨택 영역(CCA)은 복수의 발광 영역(EA)을 소정의 단위로 그룹화하여, 소정의 단위의 패드 전극(PE)은 패드 영역(PA)의 패시베이션층(150) 상에 형성될 수 있고, 애노드 전극(AE) 및 컨택 패드(CP) 도 3은 도 1의 A 영역의 다른 확대도이다. 여기에서, 도 3의 표시 장치는 도 2의 표시 장치와 캐소드 컨택 영역 -9-도 3을 참조하면, 기판(110)은 표시 영역(AA)과 패드 영역(PA)을 포함할 수 있다. 그리고, 표시 영역(AA)은 복 일 예에 따르면, 캐소드 컨택 영역(CCA)은 복수의 발광 영역(EA) 각각에 대응되게 배치될 수 있다. 예를 들어, 도 4는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다. 도 5는 도 4의 C 영역 도 4 내지 도 6을 참조하면, 표시 장치(100)는 기판(110), 차광층(LS), 버퍼층(120), 박막 트랜지스터(T), 게이 기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판 일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 이산화규소(SiO2) 또는 산화알루 차광층(LS)은 박막 트랜지스터(T)와 중첩되도록 기판(110) 상에 배치될 수 있다. 예를 들어, 차광층(LS)은 기판 버퍼층(120)은 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 박막 트랜지스터(T)는 복수의 발광 영역(EA) 각각에 중첩되도록 버퍼층(120) 상에 배치될 수 있다. 일 예에 따 액티브층(ACT)은 기판(110)의 표시 영역(AA)에 마련될 수 있다. 액티브층(ACT)은 버퍼층(120) 상에 배치되고, 일 예에 따르면, 액티브층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역 게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있다. 그리고, 게이트 절연막(130)은 버퍼층(120) 상에 마 게이트 전극(GE)은 게이트 절연막(130) 상에 마련될 수 있다. 게이트 전극(GE)은 게이트 절연막(130)을 사이에 공개특허 10-2020-0049223 층간 절연막(140)은 게이트 전극(GE) 상에 마련될 수 있다. 그리고, 층간 절연막(140)은 게이트 절연막(130) 및 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(140) 상에서 서로 이격되어 마련될 수 있다. 소스 전극(SE)은 패시베이션층(150)은 박막 트랜지스터(T)를 덮을 수 있다. 구체적으로, 패시베이션층(150)은 층간 절연막(140), 평탄화층(160)은 기판(110) 상에 배치되고, 표시 영역(AA)에 배치된 박막 트랜지스터(T)를 덮을 수 있다. 구체 발광 소자(E)는 표시 영역(AA)의 평탄화층(160) 상에 배치되고, 박막 트랜지스터(T)와 전기적으로 연결될 수 있 애노드 전극(AE)은 복수의 서브 픽셀(SP) 각각의 개구부에 배치될 수 있다. 구체적으로, 애노드 전극(AE)은 복 애노드 전극(AE)은 표시 영역(AA)의 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기 제1 애노드 전극(AE1)은 애노드 전극(AE)의 최상부에 배치될 수 있다. 구체적으로, 제1 애노드 전극(AE1)은 제2 제1 애노드 전극(AE1)은 복수의 서브 픽셀(SP) 각각의 개구부를 통해 노출되어 광을 방출할 수 있다. 구체적으 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)의 아래에 배치될 수 있다. 구체적으로, 제2 애노드 전극(AE2)은 일 예에 따르면, 제2 애노드 전극(AE2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 애노드 전극(AE2)은 제3 애노드 전극(AE3)은 제2 애노드 전극(AE2)의 아래에 배치될 수 있다. 구체적으로, 제3 애노드 전극(AE3)은 일 예에 따르면, 제3 애노드 전극(AE3)의 에칭 속도(Etching rate)는 제2 애노드 전극(AE2)의 에칭 속도 제4 애노드 전극(AE4)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제4 애노드 전극(AE4)의 산 발광층(EL)은 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 발광층(EL)은 픽셀 영역별로 구분되지 않 일 예에 따르면, 발광층(EL)은 컨택 패드(CP)의 상면과 접촉하지만, 컨택 패드(CP)의 측면 일부와 접촉되지 않 캐소드 전극(CE)은 발광층(EL) 상에 마련될 수 있다. 캐소드 전극(CE)은 픽셀 영역별로 구분되지 않고 전체 픽 캐소드 전극(CE)은 발광층(EL)이 형성되지 않는 영역에서 컨택 패드(CP)와 직접 접촉될 수 있다. 구체적으로, 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 캐소드 전극 -12-캐소드 전극(CE)은 패시베이션층(150) 상에서 패드 전극(PE)과 서로 이격될수 있다. 일 예에 따르면, 캐소드 전 뱅크(B)는 표시 영역(AA)의 평탄화층(160) 상에 배치되어 복수의 발광 영역(EA)과 캐소드 컨택 영역(CCA)을 구 봉지층(170)은 복수의 서브 픽셀(SP) 각각의 개구부와 뱅크(B)를 덮을 수 있다. 일 예에 따르면, 봉지층(170)은 제1 보조 전원 라인(EVSS1)은 보조 배선(AL)과 전기적으로 연결되고, 게이트 전극(GE)과 동일층에서 동일한 물 제2 보조 전원 라인(EVSS2)은 보조 배선(AL)과 전기적으로 연결되고, 차광층(LS)과 동일층에서 동일한 물질로 이와 같이, 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)은 보조 배선(AL)과 전기적으로 연결됨으로써, 컨택 패드 보조 배선(AL)은 평탄화층(160) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있다. 그 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으로 연결될 제1 금속막(CP1)은 컨택 패드(CP)의 최상부에 배치될 수 있다. 제1 금속막(CP1)은 발광층(EL) 아래에 배치될 수 일 예에 따르면, 제1 금속막(CP1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 제2 금속막(CP2)은 제1 금속막(CP1)의 아래에 배치될 수 있다. 구체적으로, 제2 금속막(CP2)은 제1 금속막(CP 일 예에 따르면, 제2 금속막(CP2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 금속막(CP2)은 몰리브덴 제2 금속막(CP2)의 두께는 제1 및 제4 금속막(CP1, CP4)보다 두꺼울 수 있다. 예를 들어, 제1 및 제4 금속막 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치될 수 있다. 구체적으로, 제3 금속막(CP3)은 제2 금속막(CP 컨택 패드(CP)는 캐소드 전극(CE)과 접촉되는 측면 컨택부(SC)를 포함할 수 있다. 구체적으로, 발광층(EL)은 컨 제3 금속막(CP3)의 두께는 제1 및 제4 금속막(CP1, CP4)보다 두꺼울 수 있다. 예를 들어, 제1 및 제4 금속막 일 예에 따르면, 컨택 패드(CP)는 발광층(EL)이 측면 컨택부(SC)의 중간부(SC_M)에 접촉되지 않을 정도의 두께 일 예에 따르면, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전 하지만, 본 출원의 일 예에 따라, 제3 금속막(CP3)의 에칭 속도가 제2 금속막(CP2)의 에칭 속도보다 빠른 경우, 도 6a 내지 도 6c에서, 측면 컨택부(SC)의 중간부(SC_M)가 컨택 패드(CP)의 두께 방향을 기준으로 오목할 수 있 이에 따라, 발광층(EL)은 처마 형태를 갖는 컨택 패드(CP)의 상부에 의하여 측면 컨택부(SC)의 중간부(SC_M)와 도 6a에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 6b에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 6c에서, 제3 금속막(CP3)의 두께는 제2 금속막(CP2)의 두께보다 두꺼울 수 있고, 제2 금속막(CP2)의 상면과 제4 금속막(CP4)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제4 금속막(CP4)의 산화도는 제2 신호 패드(SP)는 버퍼층(120) 상에 형성될 수 있다. 예를 들어, 신호 패드(SP)는 게이트 전극(GE)과 동일층에서 패드 보조 전극(PAE)은 패드 영역(PA)에 배치되어 패드 전극(PE)과 전기적으로 연결될 수 있다. 구체적으로, 패 패드 전극(PE)은 패시베이션층(150) 상에 형성될 수 있고, 애노드 전극(AE) 및 컨택 패드(CP)와 동일한 물질로 제1 패드 전극(PE1)은 패드 전극(PE)의 최상부에 배치될 수 있다. 구체적으로, 제1 패드 전극(PE1)은 제2 내지 제2 패드 전극(PE2)은 제1 패드 전극(PE1)의 아래에 배치될 수 있다. 구체적으로, 제2 패드 전극(PE2)은 제1 패 제3 패드 전극(PE3)은 제2 패드 전극(PE2)의 아래에 배치될 수 있다. 구체적으로, 제3 패드 전극(PE3)은 제2 패 제4 패드 전극(PE4)은 패시베이션층(150) 상에 마련될 수 있다. 구체적으로, 제4 패드 전극(PE4)의 산화도는 제 저장 커패시터(Cst)는 하부 커패시터 전극(BC), 중앙 커패시터 전극(MC), 및 상부 커패시터 전극(TC)을 포함할 도 7은 본 출원의 제1 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타내는 공정 단면도로서, 이는 도 도 7a에서, 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으 일 예에 따르면, 애노드 전극(AE), 패드 전극(PE), 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련 일 예에 따르면, 애노드 전극(AE), 패드 전극(PE), 및 컨택 패드(CP)는 동일한 공정을 통해 한번에 패터닝될 수 도 7b에서, 발광층(EL)은 컨택 패드(CP)의 상면과 접촉하지만, 컨택 패드(CP)의 측면 일부와 접촉되지 않을 수 도 7c에서, 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 따라서, 본 출원에 따른 표시 장치는 캐소드 전극(CE)을 컨택 패드(CP)의 측면과 직접 접촉시킴으로써, 캐소드 공개특허 10-2020-0049223 도 8은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다. 도 9는 도 8의 F 영역 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으로 연결될 제1 금속막(CP1)은 컨택 패드(CP)의 최상부에 배치될 수 있다. 제1 금속막(CP1)은 발광층(EL) 아래에 배치될 수 일 예에 따르면, 제1 금속막(CP1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 제2 금속막(CP2)은 제1 금속막(CP1)의 아래에 배치될 수 있다. 구체적으로, 제2 금속막(CP2)은 제1 금속막(CP 일 예에 따르면, 제2 금속막(CP2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 금속막(CP2)은 몰리브덴 제2 금속막(CP2)의 두께는 제1 금속막(CP1)보다 두꺼울 수 있다. 예를 들어, 제1 금속막(CP1)의 두께가 100 내 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치될 수 있다. 구체적으로, 제3 금속막(CP3)은 제2 금속막(CP 제3 금속막(CP3)의 두께는 제1 금속막(CP1)보다 두꺼울 수 있다. 예를 들어, 제1 금속막(CP1) 각각의 두께가 일 예에 따르면, 컨택 패드(CP)는 발광층(EL)이 측면 컨택부(SC)의 중간부(SC_M)에 접촉되지 않을 정도의 두께 컨택 패드(CP)는 캐소드 전극(CE)과 접촉되는 측면 컨택부(SC)를 포함할 수 있다. 구체적으로, 발광층(EL)은 컨 일 예에 따르면, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전 하지만, 본 출원의 일 예에 따라, 제3 금속막(CP3)의 에칭 속도가 제2 금속막(CP2)의 에칭 속도보다 빠른 경우, 따라서, 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치되어 제2 금속막(CP2)보다 빠르게 에칭됨으로써, 제2 도 10a 내지 도 10c에서, 측면 컨택부(SC)의 중간부(SC_M)가 컨택 패드(CP)의 두께 방향을 기준으로 오목할 수 이에 따라, 발광층(EL)은 처마 형태를 갖는 컨택 패드(CP)의 상부에 의하여 측면 컨택부(SC)의 중간부(SC_M)와 도 10a에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 10b에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 10c에서, 제3 금속막(CP3)의 두께는 제2 금속막(CP2)의 두께보다 두꺼울 수 있고, 제2 금속막(CP2)의 상면과 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 캐소드 전극 이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 100: 표시 장치No matching diagram found.	The advantages and features of the present application, as well as the methods for achieving them, are described in detail with reference to the accompanying drawings and examples detailed below. The shapes, sizes, ratios, angles, numbers, etc., disclosed in the drawings for illustrating examples of the application are exemplary, and in interpreting the components of the present invention, they should be understood as including an error range unless it is explicitly stated otherwise. When describing positional relationships, expressions such as ?쁮n?? ?쁝bove?? ?쁞elow?? ?쁭ext to?? and so on, may be used for describing the positional relationship between two parts. First, second, etc., are used to describe various components, but these components are not limited by these terms. In describing the components of the present application, terms such as first and second can be used, but the application is not limited thereto. According to the present application, the display device covers both narrow displays such as LCM and LED modules and wider applications, with an example being a display panel employing a LED display panel that includes multiple gate lines and data lines. Furthermore, the display panel may further comprise a backing such as a metal plate attached to it. The individual characteristics of the examples of this application can be partially or entirely combined or recombined for technical purposes. Below, examples of the present application are observed through the attached drawings and examples, as follows. Figure 1 is a plan view illustrating a display device according to one example of the present application. Referring to Figure 1, the display device (100) may include a substrate (110), a pixel array layer (190), a display driving circuit unit (210), and a scan driving circuit unit (220). The substrate (110) acts as a base substrate and may be a flexible substrate, for example, a transparent polyimide. According to one example, the substrate (110) may be a glass substrate; for example, the substrate (110) may be made of silicon dioxide (SiO2) or aluminum oxide. The substrate (110) may contain a display area (AA) and a non-display area (NA). The display area (AA) is where images are displayed, surrounded by the edge of the substrate (110) that does not display images. The pixel array layer (190) comprises a thin-film transistor layer and an emissive element layer. The thin-film transistor layer includes thin-film transistors, and the display driving circuit unit (210) is connected to pad electrodes provided in the non-display area (NA) of the substrate (110) to drive the display system. Each of the multiple circuit films (211) has input terminals provided on one side that may be connected to a printed circuit board (215) through a film attachment process. Each of the multiple data driving integrated circuits (213) can be separately mounted on each circuit film (211). The printed circuit board (215) supports the timing controller (217), allowing passage of signals and power among the configurations of the display driving circuit unit (210). The timing controller (217) is mounted on the printed circuit board (215) and connected through a user connector provided on the printed circuit board (215). The scan driving circuit unit (220) may be provided in the non-display area (NA) of the substrate (110). Figure 2 is an enlarged view of area A in Figure 1. Referring to Figure 2, the substrate (110) can include a display area (AA) and a non-display area (NA), with the non-display area (NA) containing at least a plurality of sub-pixels (SP), each including an emission area (EA). In particular, each of the plurality of sub-pixels (SP) can be defined as the smallest unit area emitting light. A plurality of unit pixel contact pads (CP) may be arranged on a planarization layer (160) in the cathode contact area (CCA). Specifically, the contact pad (CP) can be configured such that a plurality of emission areas (EA) are grouped in a predetermined unit, and pad electrodes (PE) of a predetermined unit can be formed on a passivation layer (150) in the pad area (PA). The anode electrode (AE) and contact pad (CP) may be structured as part of these units. Figure 3 is another enlarged view of area A in Figure 1. Here, the display device of Figure 3 is similar to the display device of Figure 2 in terms of the cathode contact area configuration. Referring to Figure 3, the substrate (110) may include a display area (AA) and a pad area (PA), with the display area (AA) being particularly configured to allow the cathode contact area (CCA) to correspond to each of the multiple emission areas (EA). For example, Figure 4 presents a sectional view along the cutting line I-I' of Figure 2 in a display device according to the first embodiment of this application. Figure 5 presents view C of Figure 4. Referring to Figures 4 to 6, the display device (100) may comprise a substrate (110), a light shielding layer (LS), a buffer layer (120), a thin-film transistor (T), and a gate. The substrate (110) serves as a base substrate and can be a transparent flexible substrate capable of bending or flexing. According to one example, the substrate may be a glass substrate; for example, it can comprise silicon dioxide (SiO2) or aluminum oxide. The light shielding layer (LS) can be situated on the substrate (110) so as to overlap the thin-film transistor (T). For instance, the light shielding layer (LS) can be formed on the substrate. The buffer layer (120) can be arranged on the substrate (110) and the light shielding layer (LS). According to one example, the buffer layer (120) can be formed of a plurality of inorganic films. The thin-film transistor (T) can be arranged on the buffer layer (120) so as to overlap each of the multiple emission areas (EA). According to one example, the active layer (ACT) is formed in the display area (AA) of the substrate (110), attached onto the buffer layer (120). According to one example, the active layer (ACT) may comprise a channel area (ACT1) and a source/drain area (ACT2). The gate insulating film (130) can be established on the active layer (ACT), and the gate electrode (GE) may be established on the gate insulating film (130). The gate electrode (GE) may be provided with the gate insulating film (130) interposed therebetween. The interlayer insulating film (140) can be established on the gate electrode (GE). Furthermore, the interlayer insulating film (140) can be established on the gate insulating film (130). The source electrode (SE) and drain electrode (DE) may be arranged spaced apart from each other on the interlayer insulating film (140). The passivation layer (150) can cover the thin-film transistor (T). Specifically, the passivation layer (150) can be overlapped on the interlayer insulating film (140), and the planarization layer (160) can be disposed on the substrate (110) to encapsulate the thin-film transistor (T) arranged in the display area (AA). The light-emitting element (E) can be arranged on the planarization layer (160) in the display area (AA) and can be electrically connected to the thin-film transistor (T). The anode electrode (AE) can be located at openings of each of the plurality of sub-pixels (SP). Specifically, the anode electrode (AE) can be placed on the planarization layer (160) in the display area (AA) and can be electrically connected to the source electrode (SE) of the thin-film transistor (T). The first anode electrode (AE1) may be arranged at the uppermost of the anode electrode (AE). Specifically, the first anode electrode (AE1) may be placed over the second anode electrode (AE2), which can be arranged below the first anode electrode (AE1). Specifically, the second anode electrode (AE2) can be made of reflective metal. For example, the second anode electrode (AE2) can use a reflective metal, with its thickness proportionately greater than that of the first and fourth metal films (CP1, CP4). For instance, the first and fourth metal films may be thinner. The third anode electrode (AE3) can be placed below the second anode electrode (AE2). Specifically, the third anode electrode (AE3) can be placed to reflect faster etching rates compared to the second anode electrode (AE2). The fourth anode electrode (AE4) can be established on the planar surface of the planarization layer (160). Specifically, the level of oxidation for the fourth anode electrode (AE4), defined similarly as materials used for the second and third anode electrodes, can vary. The light-emitting layer (EL) can be formed on the anode electrode (AE) and the contact pad (CP). The light-emitting layer (EL) may not be distinctly divided by pixel areas. The cathode electrode (CE) may be formed overall without separation according to pixel areas and can be in direct contact with the contact pad (CP) in regions where the light-emitting layer is absent. Specifically, the cathode electrode (CE) may include a bent part (BNT) that directly contacts the side contact part (SC). Specifically, the cathode electrode (CE) can be spaced apart from the pad electrode (PE) on the passivation layer (150). According to one example, the hobby (B) can be situated on the planarization layer (160) in the display area (AA) to encapsulate the plurality of emission areas (EA) and the cathode contact area (CCA). The sealing layer (170) can cover each of the openings of the plurality of sub-pixels (SP) and the hobby (B). According to one example, the sealing layer (170) may use the same material as one of the auxiliary power lines, such as the first auxiliary power line (EVSS1), electrically connecting to the auxiliary wiring (AL) on the same layer formed by the gate electrode (GE). Similarly, the second auxiliary power line (EVSS2) electrically connects to the auxiliary wiring (AL) using the same material, with similar properties as the light shielding layer (LS), connecting contact pads (CP) electrically through auxiliary wiring (AL). The auxiliary wiring (AL) can be arranged on the planarization layer (160) to space apart from the source electrode (SE) and the drain electrode (DE). The contact pad (CP) can be arranged on the planarization layer (160) of the cathode contact area (CCA) and can be electrically connected to the auxiliary wiring (AL). The first metal film (CP1) can be placed at the uppermost of the contact pad (CP). The first metal film (CP1) can be situated below the light-emitting layer (EL). According to one example, the first metal film (CP1) may use a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). The second metal film (CP2) can be provided below the first metal film (CP1). Specifically, the second metal film (CP2) can utilize reflective metals. For example, the second metal film (CP2) may use reflective metals like Molybdenum, with its thickness being larger compared to the first metal film (CP1), ranging from 100 nanometers to the greater thickness of the second metal film. The third metal film (CP3) can be arranged beneath the second metal film (CP2). Specifically, the third metal film (CP3) can be arranged with a faster etching rate than the second metal film (CP2), further placed with its segment distinguished from the reflection properties of the second metal film. The contact pad (CP) can comprise a side contact part (SC) connecting with the cathode electrode (CE). Specifically, the light-emitting layer (EL) should maintain non-contact with the intermediate section (SC_M) of the side contact part (SC). According to one example, the anode electrode (AE) and contact pad (CP) forming material can be placed on the planarization layer (160) for subsequent patterning. However, according to one example in this application, if the etching rate of the third metal film (CP3) is faster than that of the second metal film (CP2), the third metal film (CP3) will be etched beneath the second metal film (CP2) hastily. In Figures 6a to 6c, the intermediate section (SC_M) of the side contact part (SC) can exhibit a concave form as based on the thickness of the contact pad (CP). Therefore, the light-emitting layer (EL), arranged with a canopy style at the upper portion of the contact pad (CP), establishes with the intermediate section (SC_M) of the side contact part (SC). In Figure 6a, both the second and third metal films (CP2, CP3) can maintain the same thickness, with the upper and side surfaces of the second metal film (CP2) demonstrating rounded features. Figure 6b shows the second and third metal films (CP2, CP3) to possess matching thickness, alongside upper and side surfaces retaining these rounded characteristics. However, Figure 6c ensures the third metal film (CP3) achieves greater thickness compared to the second metal film (CP2), complemented with distinguishing edges in response to higher etching rates. The cathode electrode (CE) comprises a bent portion (BNT) directly contacting the side contact part (SC). Specifically, the cathode electrode embodying, along its structural integration, are contingent designs agreeable to alternative formats, ensuring modifications in answerability to reflective material adjustments.	1
1020170169638	이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 쉬프트 레지스터는 n 타입 MOSFET(Metal Oxide 도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 포함한 유기발광 표시장치를 보여준다. 도 1을 참조하면, 본 발명의 유기발광 표시장치는 표시패널(100), 데이터 구동회로, 게이트 드라이버(130,150), 표시패널(100)에는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고, 이 교차영역마다 픽셀들이 매트릭 데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러 게이트 드라이버(130,150)는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 클럭 신호들(CLKs)의 TTL(Transistor-Transistor- 게이트 쉬프트 레지스터(130)는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템로부터 화상 데이터(RGB) 타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 게이트 타이밍 제어신호는 스타트 신호(VSP) 및 쉬프트 클럭들(CLKs) 등을 포함한다. 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source 도 2는 도 1의 게이트 드라이버에 포함된 게이트 쉬프트 레지스터의 스테이지들 간의 연결 구성을 보여준다. 도 2를 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 서로 종속적으로 접속된 다수의 스테이지 스테이지들(STGn~STGn+3)은 스캔 제어신호(SCT(n)~ SCT(n+3))와 독립적으로 캐리 신호(CRY(n)~CRY(n+3))를 생 한편, 도면에 도시하지 않았지만, 스테이지들(STGn~STGn+3)은 센싱 제어신호를 더 생성한 후, 게이트라인들에 스테이지들(STGn~STGn+3)은 스캔 제어신호(SCT(n)~ SCT(n+3))와 캐리 신호(CRY(n)~CRY(n+3))와 센싱 제어신호 공개특허 10-2019-0069188 글로벌 스타트 신호(VSP), 쉬프트 클럭들(CLKs), 글로벌 리셋 신호는 스테이지들(STGn~STGn+3)에 공통으로 공급 스테이지들(STGn~STGn+3) 각각은 매 프레임마다 스타트단자에 인가되는 전단 캐리 신호에 따라 노드 Q의 동작을 스테이지들(STGn~STGn+3) 각각은 매 프레임마다 리셋단자에 인가되는 후단 캐리 신호에 따라 노드 Q의 동작을 각 스테이지들(STGn~STGn+3)에는 복수의 쉬프트 클럭들(CLKs)이 공급될 수 있다. 쉬프트 클럭들(CLKs)은 순차적 이러한 쉬프트 클럭들(CLKs)은 고속 구동시 충분한 충전시간 확보를 위해 중첩 구동될 수 있다. 중첩 구동에 따 스테이지들(STGn~STGn+3)의 연결 구성을 간소화하고 베젤 영역을 줄이기 위해, 쉬프트 클럭들(CLKs)을 공급하기 각 스테이지들(STGn~STGn+3)은 외부의 전원 공급부(미도시)로부터 전원 전압(PS)을 공급받을 수 있다. 전원 전 도 3은 본 발명의 일 실시예에 따른 스테이지를 나타내는 회로도이다. 그리고, 도 4는 도 3의 스테이지에 연결 도 3은 제n 게이트 신호(SCT(n))와 제n 캐리 신호(CRY(n))를 출력하는 제n 스테이지(STGn)를 보여준다. 도 3에 도 3을 참조하면, 스테이지 STGn은 입력부 BK1, 인버터부 BK2, 출력버퍼 BK3, 및 안정화부 BK4를 포함한다. 입력부 BK1은 스타트 단자를 통해 입력되는 전단 캐리 신호 CRY(n-3)에 응답하여 노드 Q(n)의 전위를 고전위 전 이를 위해, 입력부 BK1은 복수의 트랜지스터들(T1,T2)을 포함한다. 트랜지스터 T1는 전단 캐리 신호 CRY(n-3)가 인버터부 BK2는 노드 Qb(n)를 노드 Q(n)와 반대로 충전 및 방전한다. 인버터부 BK2는 노드 N1의 전위에 따라 노 이를 위해, 인버터부 BK2는 복수의 트랜지스터들(T4,T5,T6)을 포함한다. 트랜지스터 T4는 노드 N1에 접속되는 인버터부 BK2는 노드 Q(n)가 활성화되는 동안에 노드 Qb(n)의 전위를 저전위 전원전압 GVSS로 비 활성화한다. 이를 위해, 인버터부 BK2는 복수의 트랜지스터들(T7,T8)을 더 포함한다. 트랜지스터 T7은 노드 Q(n)에 접속되는 출력버퍼 BK3은 노드 Q(n)의 전위가 부스팅 레벨로 상승될 때 출력 노드 N2에서 스캔 쉬프트 클럭 SCCLK(n)을 이를 위해, 출력버퍼 BK3은 제1 및 제2 풀업 트랜지스터들(T9A,T10A)과 커패시터 Cx를 포함한다. 제1 풀업 트랜 안정화부 BK4는 노드 Qb(n)가 활성화되는 동안 노드 Q(n), 및 출력 노드들 N2,N3에 저전위 전원 전압 GVSS를 인 이를 위해, 안정화부 BK4는 트랜지스터 T3와, 제1 및 제2 풀다운 트랜지스터들(T9B,T10B)을 포함한다. 트랜지스 이러한 스테이지 STGn에서 출력되는 스캔 제어신호 SCT(n)는 도 4와 같이 게이트 라인 GLn을 통해 픽셀(PIX)에 도 4의 픽셀(PIX)은 화상 표시를 위한 기본 모드로 동작한다. 기본 모드에서, 픽셀(PIX)은 스캔 제어신호 이를 위해, 픽셀(PIX)은 OLED, 구동 TFT(DT), 스위치 TFT(ST1), 스토리지 커패시터(Cst)를 포함할 수 있다. 프 공개특허 10-2019-0069188 프로그래밍 기간 동안 스위치 TFT(ST1)는 스캔 제어신호 SCT(n)에 따라 턴 온 된다. 스캔 쉬프트 클럭 SCCLK 도 5는 본 발명의 다른 실시예에 따른 스테이지를 나타내는 회로도이다. 그리고, 도 6은 도 5의 스테이지에 연 도 5의 스테이지는 도 6과 같은 픽셀에 연결되므로, 센싱 제어신호 SET(n)를 출력 하도록 센싱 쉬프트 클럭 도 3과 비교하여 도 5의 출력버퍼 BK3는 센싱 제어신호 SET(n)를 출력하기 위한 구성을 더 포함한다. 이를 도 3과 비교하여 도 5의 안정화부 BK4는 제3 풀다운 트랜지스터(T11B)를는 노더 포함한다. 제3 풀다운 트랜지스 이러한 스테이지 STGn에서 출력되는 스캔 제어신호 SCT(n)는 도 6과 같이 게이트 라인 GL1n을 통해 픽셀(PIX)에 도 6의 픽셀(PIX)은 도 4와 비교하여 제2 스위치 TFT(ST2)를 더 포함하고, 도 6의 소스 드라이브 IC(120)는 도 도 6의 픽셀(PIX)을 대상으로 한 기본 모드는 프로그래밍 기간과 발광 기간을 포함한다. 프로그래밍 기간 동안 제1 스위치 TFT(ST1)는 턴 온 되어 데이터라인(DL) 상의 데이터전압(Vdata)을 구동 -11-도 6의 픽셀(PIX)과 센싱 회로를 대상으로 한 센싱 모드는 프로그래밍 기간과 센싱 기간을 포함한다. 센신 모드 프로그래밍 기간의 동작은 기본 모드와 동일하다. 프로그래밍 기간에서 스위치 SW1은 턴 온 되고, 스위치 SW2는 센싱 기간 동안 제1 스위치 TFT(ST1)와 스위치 SW1은 턴 오프 되고, 제2 스위치 TFT(ST2)와 스위치 SW2는 턴 온 한편, 기본 모드에서, 프로그래밍 기간 동안 스위치 TFT(ST1)는 스캔 제어신호 SCT(n)에 따라 턴 온 된다. 스캔 도 7은 도 3과 같은 스테이지들에 연결되는 클럭 배선들의 일 배치예를 보여주는 도면이다. 그리고, 도 8은 도 도 7 및 도 8을 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭들 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 9는 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 일 배치예를 보여주는 도면이다. 그리고, 도 10은 도 공개특허 10-2019-0069188 도 9 및 도 10을 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 한편, 센싱 클럭 배선들(31~36)의 개수는 스캔 클럭 배선들(21~26)의 개수와 동일하게 설정되고, 센싱 쉬프트 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 11은 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 다른 배치예를 보여주는 도면이다. 그리고, 도 12는 도 11 및 도 12를 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 -13-이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 13은 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 또 다른 배치예를 보여주는 도면이다. 그리고, 도 도 13 및 도 14를 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 센싱 클럭 배선들(32,34,36)의 개수도 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 한편, 캐리 클럭 배선들(11~16)의 개수는 스캔 클럭 배선들(21~26)의 개수와 동일하게 설정되고, 캐리 쉬프트 스테이지들(SGT1~STG7)에 연결되는 캐리 클럭 배선들(11~16)은 그들끼리 이웃하게 배치되고, 스테이지들 공개특허 10-2019-0069188 도 15는 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 7의 변형예를 보여주는 도면이다. 그리고, 도 16은 도 도 15 및 도 16을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 7에 비해 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 17은 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 9의 변형예를 보여주는 도면이다. 그리고, 도 18은 도 도 17 및 도 18을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 9에 비해 이때, 하나의 캐리 쉬프트 클럭이 공급되는 공유 캐리 클럭 배선(12,14,16)은 그 캐리 쉬프트 클럭과 위상이 동 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 19는 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 11의 변형예를 보여주는 도면이다. 그리고, 도 20은 -15-도 19 및 도 20을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 11에 비 하나의 캐리 쉬프트 클럭이 공급되는 공유 캐리 클럭 배선(12,14,16)은 그 캐리 쉬프트 클럭과 위상이 동일한 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 21은 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 13의 변형예를 보여주는 도면이다. 그리고, 도 22는 도 21 및 도 22를 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 13에 비 기수 스캔 쉬프트 클럭이 공급되는 기수 스캔 클럭 배선과 기수 캐리 쉬프트 클럭이 공급되는 기수 캐리 클럭 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 전술한 바와 같이, 본 발명은 캐리 클럭 배선 및/또는 센싱 클럭 배선의 수를 줄여 협 베젤을 구현할 수 있다. 나아가, 본 발명은 동일 위상의 클럭 신호들을 공급하는 클럭 배선들을 서로 이웃하게 배치하여 커플링 영향을 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 100 : 표시패널 110 : 타이밍 콘트롤러	Hereinafter, with reference to the accompanying drawings, preferred embodiments according to the present invention will be described in detail. Throughout the specification, the pixel circuit and the gate shift register formed on the substrate of the display panel in the present invention refer to an n-type MOSFET (Metal Oxide). FIG. 1 shows an organic light emitting display device including a gate shift register according to an embodiment of the present invention. Referring to FIG. 1, the organic light emitting display device according to the present invention comprises a display panel (100), a data driving circuit, a gate driver (130,150), and the display panel (100) includes a plurality of data lines and a plurality of gate lines crossing each other, with pixels formed in a matrix at each intersection. The data drive circuit includes a plurality of source drive ICs (120). The source drive ICs (120) are connected to a timing controller, and the gate driver (130,150) is connected to the gate lines of the display panel (100) via a level shifter. The level shifter (150) receives clock signals (CLKs) of TTL (Transistor-Transistor-), and the gate shift register (130) can be directly formed on a lower substrate of the display panel (100) in a GIP (Gate In Panel) method. The timing controller (110) receives image data (RGB) from an external host system through various known interfaces. The timing controller (110) receives vertical synchronization signal (Vsync), horizontal synchronization signal (Hsync), and data enable signal including gate timing control signals such as start signal (VSP) and shift clocks (CLKs). The data timing control signal includes a source sampling clock (SSC), a source output enable signal (Source). FIG. 2 shows an inter-stage connection configuration of the gate shift register included in the gate driver of FIG. 1. Referring to FIG. 2, the gate shift register according to an embodiment of the present invention describes a plurality of stages connected dependently to each other. The stages (STGn~STGn+3) independently generate scan control signal (SCT(n)~SCT(n+3)) and carry signal (CRY(n)~CRY(n+3)). Although not shown in the drawings, the stages (STGn~STGn+3) may further generate a sensing control signal before the gate line. The scan control signal (SCT(n)~SCT(n+3)), carry signal (CRY(n)~CRY(n+3)), and sensing control signal disclosed in patent publication 10-2019-0069188 include a global start signal (VSP), shift clocks (CLKs), and a global reset signal commonly supplied to the stages (STGn~STGn+3). Each stage (STGn~STGn+3) operates the node Q according to a pre-stage carry signal applied to the start terminal for each frame. Each stage (STGn~STGn+3) operates the node Q according to a post-stage carry signal applied to the reset terminal for each frame. A plurality of shift clocks (CLKs) may be supplied to each stage (STGn~STGn+3). The shift clocks (CLKs) may be driven in an overlapping manner to ensure sufficient charge time for high-speed driving. To simplify the inter-stage connection configuration (STGn~STGn+3) and reduce the bezel area, the shift clocks (CLKs) are supplied. Each stage (STGn~STGn+3) may receive power voltage (PS) from an external power supply (not shown). FIG. 3 depicts a circuit diagram showing a stage according to an embodiment of the present invention. Additionally, FIG. 4 shows a pixel connecting to the stage of FIG. 3. FIG. 3 shows the nth stage (STGn) that outputs nth gate signal (SCT(n)) and nth carry signal (CRY(n)). Referring to FIG. 3, stage STGn includes an input unit BK1, inverter unit BK2, output buffer BK3, and stabilization unit BK4. Input unit BK1 responds to a pre-stage carry signal CRY(n-3) input through the start terminal to raise the potential of node Q(n) to high. For this purpose, input unit BK1 comprises a plurality of transistors (T1, T2). Transistor T1 activates in response to the pre-stage carry signal CRY(n-3). Inverter unit BK2 charges and discharges node Qb(n) in opposition to node Q(n). Inverter unit BK2 operates according to the potential of node N1. To achieve this, inverter unit BK2 includes a plurality of transistors (T4, T5, T6). Transistor T4 connects to node N1 in inverter unit BK2. While node Q(n) is activated, inverter unit BK2 deactivates node Qb(n) to low potential power voltage GVSS. For this purpose, inverter unit BK2 includes additional transistors (T7, T8). Transistor T7 connects to node Q(n). Output buffer BK3 outputs scan shift clock SCCLK(n) from output node N2 when the potential of node Q(n) rises to the boosting level. For this purpose, output buffer BK3 includes first and second pull-up transistors (T9A, T10A) and a capacitor Cx. The stabilization unit BK4 applies low potential power voltage GVSS to nodes Q(n) and output nodes N2, N3 while node Qb(n) is active. For this purpose, stabilization unit BK4 includes transistor T3, and first and second pull-down transistors (T9B, T10B). The scan control signal SCT(n) output from such a stage STGn is transmitted to the pixel (PIX) through gate line GLn, as shown in FIG. 4. The pixel (PIX) in FIG. 4 operates in the basic mode for image display. In the basic mode, pixel (PIX) responds to the scan control signal. Accordingly, pixel (PIX) may include an OLED, a driving TFT (DT), a switch TFT (ST1), and a storage capacitor (Cst). During the programming period, switch TFT (ST1) turns on according to scan control signal SCT(n). The scan shift clock SCCLK is used for pixel display. FIG. 5 is a circuit diagram showing another stage according to another embodiment of the present invention. Furthermore, FIG. 6 shows a pixel connecting to the stage of FIG. 5. Since the stage of FIG. 5 connects to the pixel as shown in FIG. 6, it is configured to output the sensing control signal SET(n) with a sensing shift clock. Compared to FIG. 3, the output buffer BK3 of FIG. 5 further includes a configuration for outputting the sensing control signal SET(n). Comparing FIG. 3 with FIG. 5, the stabilization unit BK4 comprises a third pull-down transistor (T11B) not included in FIG. 3's design. The scan control signal SCT(n) output from such a stage STGn is transmitted to the pixel (PIX) through gate line GL1n as shown in FIG. 6. The pixel (PIX) in FIG. 6, compared to FIG. 4, includes a second switch TFT (ST2), and the source drive IC (120) in FIG. 6 operates with the pixel (PIX) during the basic mode comprising a programming period and an emission period. In the programming period, the first switch TFT (ST1) turns on, driving the data voltage (Vdata) on the data line (DL). -11- The sensing mode targeting the pixel (PIX) and sensing circuit in FIG. 6 incorporates a programming period and a sensing period. The programming period operation in sensing mode is similar to the basic mode. During the programming period, switch SW1 turns on, and switch SW2 turns off. During the sensing period, the first switch TFT (ST1) and switch SW1 turn off while the second switch TFT (ST2) and switch SW2 turn on. Meanwhile, in the basic mode, switch TFT (ST1) turns on during the programming period according to the scan control signal SCT(n). The scan shift clock SCCLK operates for pixel display. FIG. 7 shows an exemplary arrangement of clock wirings connecting to stage elements like those in FIG. 3. Moreover, FIG. 8 elaborates on the configuration shown in FIG. 7. Referring to FIGS. 7 and 8, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To reduce the number of clock wirings connected to stages (SGT1~STG7), the number of shared carry clock wirings (12,14,16) is configured. The odd stages (STG1,STG3,STG5, etc.) receive odd scan shift clocks (SCCLK1, SCCLK3, SCCLK5) and excellent scan shift clocks to neighboring clock wirings shared among stages (SGT1~STG7). FIG. 9 illustrates another exemplary arrangement of clock wirings connecting to stage elements like those in FIG. 5. Additionally, FIG. 10 provides details on the configuration shown in FIG. 9. Referring to FIGS. 9 and 10, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To reduce the number of clock wirings connected to stages (SGT1~STG7), the number of shared carry clock wirings (12,14,16) is configured. The number of sensing clock wirings (31~36) is configured to match the number of scanning clock wirings (21~26), and the sensing shift clock lines are compared to reduce the total wiring for both scanning and carry operations. The shared carry clock wirings (12,14,16) holding carry shift clock lines are placed adjacent to each other and connected between stages (SGT1~STG7). FIG. 11 exemplifies a different arrangement of clock wirings connecting to stage elements like those in FIG. 5. Additionally, FIG. 12 further details the configuration shown in FIG. 11. Referring to FIGS. 11 and 12, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To minimize the number of clock wirings, the configuration is set. During this time, scanning and carry shift clocks are paired to similar phases for optimal operation. Shared carry clock wirings (12,14,16) are aligned and connected to stage elements. FIG. 13 illustrates yet another arrangement of a clock wiring example connecting to stage components similar to FIG. 5. Additionally, FIG. 14 complements the layout shown. Referring to FIGS. 13 and 14, the gate shift register comprises stages (SGT1~STG7) with differently phased carry shift clocks. To minimize the number of clock connections, shared sensing clock lines (32,34,36) and similar structures are established. In this regard, odd scan shift clocks paired with odd carry shift clocks are synchronized for unified phases. Shared carry clock lines (11~16) have an established configuration for both scanning and carry functionalities. FIG. 15 depicts a modified example of FIG. 7 aiming to reduce coupling effects between clock wirings. Furthermore, FIG. 16 provides detailed insights into the configuration shown in FIG. 15. Referring to FIGS. 15 and 16, the gate shift register minimizes signal distortion due to coupling more effectively than FIG. 7's configuration. Applying signals with identical phases to neighboring clock wirings reduces rising and falling instances between these lines. FIG. 17 presents a modified example of FIG. 9 designed to minimize coupling effects between clock wirings. Additionally, FIG. 18 outlines the configuration shown in FIG. 17. By considering FIGS. 17 and 18, the gate shift register optimizes coupling-induced signal distortion better than the configuration in FIG. 9, maintaining effective signal transmission by synchronizing phase in shared carry clock lines (12,14,16). FIG. 19 demonstrates a modified example of FIG. 11 that addresses coupling effects between clock wirings, and FIG. 20 provides an illustrative continuation. Referring to FIGS. 19 and 20, the gate shift register further optimizes coupling-related distortions. Shared carry clock lines (12,14,16) have their synchronization phase configured to minimize disruptions between signals and to facilitate effective rising and falling occurrences. Additionally, FIG. 21 shows an arrangement similar to FIG. 13 with reduced coupling effects, and FIG. 22 extends the description. From FIGS. 21 and 22, the gate shift register tailors configurations to align signal phases coherently. Subsequently, shared clock wirings with appropriate phase optimization are established to enhance performance, facilitating coupling-resistant designs. In summary, the present invention reduces the number of carry and/or sensing clock wirings to implement narrow bezels. Moreover, the invention strategically arranges clock wirings supplying clock signals of identical phases adjacently to minimize coupling effects. Through the above descriptions, those skilled in the art can perform various modifications and adaptations without departing from the spirit of the invention. 100: Display Panel 110: Timing Controller.	1
1020160158008	도 3은 본 발명의 일 실시예에 따른 유기발광표시장치를 개략적으로 나타내는 도면이다. 도 4는 도 3의 각 화소 공개특허 10-2018-0059604 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광표시장치는 표시패널(100), 데이터 구동부 표시패널(100)은 복수의 화소(P)로 이루어진 표시영역을 포함한다. 게이트라인(GL1~GLm)과 데이터라인(DL1~DLn)은 상호 교차하는 방향으로 배치됨으로써, 복수의 화소(P)에 대응하 게이트 구동부(300)는 게이트라인(GL1~GLm)을 통해 복수의 화소(P)에 스캔신호를 공급하고, 센싱신호라인 즉, 게이트 구동부(300)는 영상을 표시하기 위한 드라이빙모드로 구동하는 경우, 각 영상 프레임을 표시하기 위 그리고, 게이트 구동부(300)는 화소의 열화상태를 센싱하기 위한 센싱모드로 구동하는 센싱기간 동안, 전체 센 데이터 구동부(200)는 데이터라인(DL1~DLn)을 통해 복수의 화소(P)에 데이터신호를 공급하고, 기준전압라인 즉, 데이터 구동부(200)는 드라이빙모드로 구동하는 경우, 각 수직기간 중 각 게이트라인(GL)에 스캔신호가 공 그리고, 데이터 구동부(200)는 센싱기간 중 각 센싱신호라인(SL)에 센싱신호가 공급될 때마다 기준전압라인 타이밍 컨트롤러(400)는 게이트 구동부(300) 및 데이터 구동부(200) 각각을 드라이빙모드 및 센싱모드 중 어느 타이밍 컨트롤러(400)는 타이밍 동기신호(TSS)에 기초하여 게이트 구동부(300) 및 데이터 구동부(200) 각각을 그리고, 타이밍 컨트롤러(400)는 게이트 구동부(300) 및 데이터 구동부(200) 각각을 센싱모드로 구동할 수도 있 열화 보상부(500)는 각 화소(P)의 열화상태를 보상하기 위한 보상 데이터를 데이터 구동부(200)로 공급한다. 열화 보상부(500)는 각 화소(P)에 대응한 입력 데이터(Idata)의 카운팅을 통해 생성되는 각 화소(P)의 스트레스 그리고, 데이터 구동부(200)가 복수의 화소(P)에 공급하는 데이터신호(Vdata)는 열화 보상부(500)에 의한 보상 도 4에 도시한 바와 같이, 각 화소(P)는 유기발광소자(OLED)와 유기발광소자(OLED)를 구동하는 화소 회로(PC)를 공개특허 10-2018-0059604 화소 회로(PC)는 제 1 스위칭 TFT(ST1), 제 2 스위칭 TFT(ST2), 드라이빙 TFT(DT) 및 스토리지 커패시터(Cst) 제 1 스위칭 TFT(ST1)는 게이트라인(GL), 데이터라인(DL) 및 제 1 노드(n1) 사이에 연결된다. 제 1 노드(n1)는 드라이빙 TFT(DT)는 제 1 노드(n1), 구동전원라인(PL) 및 제 2 노드(n2)에 연결된다. 제 2 노드(n2)는 드라이빙 스토리지 커패시터(Cst)는 드라이빙 TFT(DT)의 게이트전극과 드레인전극 사이, 즉 제 1 노드(n1)와 제 2 노드 유기발광소자(OLED)는 제 2 노드(n2)와 제 2 구동전원(VSS) 사이에 연결된다. 이에, 드라이빙 TFT(DT)는 턴온된 제 1 스위칭 TFT(ST1)를 통해 제 1 노드(n1)로 공급되는 데이터라인(DL)의 데 제 2 스위칭 TFT(ST2)는 센싱신호라인(SL), 기준전압라인(RL) 및 제 2 노드(n2)에 연결된다. 이러한 제 2 스위 앞서 언급한 바와 같이, 데이터 구동부(200)는 타이밍 컨트롤러(도 3의 400)의 제어에 따라 드라이빙모드 및 센 데이터 구동부(200)는 데이터 신호 생성부(210), 센싱 데이터 생성부(230), 스위칭부(240)를 포함한다. 데이터 신호 생성부(210)는 입력 데이터(Idata)에 대응하는 전압레벨의 데이터신호를 생성한다. 예시적으로, 데 스위칭부(240)는 제 1 및 제 2 스위치(240a, 240b)를 포함한다. 제 1 스위치(240a)는 드라이빙모드에서 데이터신호(Vdata)를 데이터라인(DL)으로 전달하고, 센싱모드에서 제 1 제 2 스위치(240b)는 드라이빙모드에서 제 2 기준전압(Vpre_r)을 기준전압라인(RL)으로 전달하고, 센싱모드 중 이후, 센싱모드 중 센싱전압충전기간 동안, 각 화소(P)의 제 2 스위칭 TFT(ST2)가 턴온하여 기준전압라인(RL)에 도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 열화 보상부(500)는 데이터 카운팅부(510), 열화 예측부 데이터 카운팅부(510)는 각 화소에 대응한 입력 데이터(Idata)를 카운팅하여 각 화소의 누적 데이터(Adata)를 열화 예측부(520)는 각 화소의 누적 데이터(Adata)에 기초하여 각 화소의 열화상태의 예측치에 대응되는 각 화 열화영역 검출부(530)는 각 화소의 스트레스 데이터(MSdata)에 기초하여 표시영역 중에서 적어도 하나의 열화영 공개특허 10-2018-0059604 예시적으로, 열화영역 검출부(530)는 각 화소의 스트레스 데이터(MSdata)에 기초하여 복수의 수평라인 각각의 열화영역 검출부(530)는 각 수평라인의 최대 스트레스 데이터에 기초하여 열화 임계 데이터를 산출한다. 예시적 그리고, 열화영역 검출부(530)는 복수의 수평라인 중에서 열화 임계 데이터 이상의 최대 스트레스 데이터를 갖 제 1 보상 데이터 생성부(550)는 센싱 제어부(540)에서 수신한 센싱 데이터 및 각 열화영역에 포함된 화소들의 즉, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 센싱 데이터에 대응하는 어느 하나의 화소의 스트레스 데이 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여 상기 어느 하나의 화소에 대한 보상 데이 더불어, 제 1 보상 데이터 생성부(550)는 어느 하나의 화소의 원본 스트레스 데이터와 교정된 스트레스 데이터 이어서, 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여, 열화영역에 포함된 화소들의 보 제 2 보상 데이터 생성부(560)는 각 화소의 스트레스 데이터에 기초하여, 표시영역 중 열화영역을 제외한 나머 다음, 도 6 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법에 대해 도 6에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법은 열화보상과정을 포함한 공개특허 10-2018-0059604 구체적으로, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법은 각 화소에 대응한 입력 데이터를 카운 도 7에 도시한 바와 같이, 적어도 하나의 열화영역을 검출하는 단계(S20)는 각 화소의 스트레스 데이터에 기초 구체적으로, 열화 보상부(500)의 데이터 카운팅부(510)는 각 화소에 대응한 입력 데이터(Idata)를 카운팅하여 그리고, 열화 예측부(520)는 각 화소의 누적 데이터(Adata)에 기초하여 각 화소의 열화상태의 예측치에 대응되 도 8에 도시한 바와 같이, 열화 보상부(500)의 열화영역 검출부(도 5의 530)는 각 수평라인에 포함된 화소들의 이어서, 도 9에 도시한 바와 같이, 열화영역 검출부(530)는 복수의 수평라인의 최대 스트레스 데이터의 산포 형 이어서, 열화영역 검출부(530)는 복수의 수평라인 중에서 열화 임계 데이터 이상의 최대 스트레스 데이터를 갖 다음, 센싱 제어부(540)는 각 열화영역에 포함된 수평라인들 중 둘 이상의 수평라인을 임의로 선택하고, 데이터 이때, 센싱 데이터 생성부(230)는 센싱 제어부(540)의 제어에 따라, 전체 화소의 센싱 데이터를 생성하는 것이 예시적으로, 센싱 제어부(540)에 의해 센싱 데이터를 생성하는 수평라인의 개수는 센싱모드가 시인되지 않는 임 다음, 제 1 및 제 2 보상 데이터 생성부(550, 560)는 각 화소에 대한 보상 데이터를 생성한다. (S50) 도 10에 도시한 바와 같이, 열화영역에 포함된 화소인 경우(S51) 제 1 보상 데이터 생성부(550)에 의해 보상 데 -12-제 1 보상 데이터 생성부(550)는 센싱 제어부(540)로부터 각 열화영역에 포함된 수평라인들 중에서 임의로 선택 이어서, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 그에 대응하는 화소의 스트레스 데이터 사이의 차이가 이어서, 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여 보상 데이터를 생성한다. (S56) 이와 같이, 제 1 보상 데이터 생성부(550)는 센싱 데이터 가중치에 기초한 센싱 데이터와 원본 스트레스 데이터 즉, 도 11에 도시한 바와 같이, 장치의 누적구동시간(도 11의 가로축)이 임계시간(TH_DT) 이하이면, 센싱 데이 여기서, 임계시간(TH_DT)은 장치 제조 시의 화소 간 특성 차이가 데이터 카운팅 방식에 의한 화소 간 열화상태 도 2를 참조하면, 장치의 제조 직후에는 센싱방식에 따른 화소의 열화상태와 데이터 카운팅 방식에 따른 화소의 이에 따라, 본 발명의 일 실시예에 따르면, 데이터 카운팅 방식에 따른 화소의 열화상태가 센싱방식에 따른 화 한편, 도 10에 도시한 바와 같이, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 그에 대응하는 화소의 원본 그리고, 제 2 보상 데이터 생성부(550)는 열화영역이 아닌 나머지 영역에 포함된 화소들에 대해, 열화 예측부 이상과 같이, 본 발명의 일 실시예에 따르면, 데이터 카운팅 방식에 따른 각 화소의 스트레스 데이터에 기초하 더불어, 본 발명의 일 실시예에 따르면, 다른 영역에 비해 많은 열화가 발생된 열화영역에 대해서만, 스트레스 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 100: 표시패널 200: 데이터 구동부No matching diagram found.	FIG. 3 illustrates a schematic view of an organic light-emitting display device according to one embodiment of the present invention. FIG. 4 depicts each pixel of FIG. 3. As illustrated in FIG. 3, the organic light-emitting display device according to one embodiment of the present invention includes a display panel (100), and the display panel (100) includes a display area comprising a plurality of pixels (P). Gate lines (GL1~GLm) and data lines (DL1~DLn) are arranged to intersect each other, thereby corresponding to the plurality of pixels (P). A gate driver (300) supplies scan signals to the plurality of pixels (P) through the gate lines (GL1~GLm), and when operating in a driving mode to display an image, the gate driver (300) supplies scan signals for each image frame. Also, during a sensing period, the gate driver (300) operates in a sensing mode to sense the deterioration state of each pixel. The data driver (200) supplies data signals to the plurality of pixels (P) through the data lines (DL1~DLn), and when operated in driving mode, supplies scan signals to each gate line (GL) during each vertical period. Furthermore, the data driver (200) supplies sensing signals to each sensing signal line (SL) during the sensing period as standard voltage lines are activated. A timing controller (400) switches each of the gate driver (300) and data driver (200) between driving mode and sensing mode according to timing signals (TSS). The timing controller (400) may also drive both the gate driver (300) and the data driver (200) in sensing mode. A deterioration compensation unit (500) supplies compensation data to the data driver (200) to compensate for the deterioration state of each pixel (P), using the stress generated from counting the input data (Idata) corresponding to each pixel (P). The data signals (Vdata) provided by the data driver (200) to the plurality of pixels (P) are compensated by the deterioration compensation unit (500). As illustrated in FIG. 4, each pixel (P) comprises an organic light-emitting device (OLED) and a pixel circuit (PC) driving the OLED, where the pixel circuit (PC) includes a first switching TFT (ST1), a second switching TFT (ST2), a driving TFT (DT), and a storage capacitor (Cst). The first switching TFT (ST1) connects between a gate line (GL), a data line (DL), and a first node (n1). The driving TFT (DT) connects a first node (n1), a driving power line (PL), and a second node (n2). The storage capacitor (Cst) is connected between the gate and drain electrodes of the driving TFT (DT), i.e., between the first node (n1) and the second node (n2). The OLED is connected between the second node (n2) and a second driving power source (VSS), driving the TFT (DT) to supply the data line (DL) data through the turned-on first switching TFT (ST1) to the first node (n1). The second switching TFT (ST2) connects between a sensing signal line (SL), a standard voltage line (RL), and the second node (n2). As explained, the data driver (200) is controlled by the timing controller (400 in FIG. 3) to operate in driving mode and sensing mode. The data driver (200) includes a data signal generator (210), a sensing data generator (230), and a switching unit (240). The data signal generator (210) generates data signals of voltage levels corresponding to input data (Idata). Exemplarily, the switching unit (240) includes a first and a second switch (240a, 240b), where the first switch (240a) transmits the data signal (Vdata) to the data line (DL) in driving mode and in sensing mode enables the second switch (240b) to transmit a second reference voltage (Vpre_r) to the reference voltage line (RL). During the sensing voltage charging period of sensing mode, the second switching TFT (ST2) of each pixel (P) turns on, connecting to the reference voltage line (RL). As shown in FIG. 5, the deterioration compensation unit (500) includes a data counting unit (510), a deterioration prediction unit (520), and a deterioration area detection unit (530). The data counting unit (510) counts the input data (Idata) corresponding to each pixel to generate accumulated data (Adata) for each pixel. Based on the accumulated data (Adata) of each pixel, the deterioration prediction unit (520) yields predicted values corresponding to each pixel's deterioration state. The deterioration area detection unit (530) detects at least one deterioration area within the display area based on the stress data (MSdata) for each pixel. By way of example, the detection unit (530) calculates deterioration threshold data using the maximum stress data for each horizontal line and identifies which horizontal lines exhibit maximum stress data exceeding the threshold. The first compensation data generator (550) uses sensing data received from the sensing control unit (540) and stress data for pixels in each deterioration area to generate compensation data. The first generator (550) corrects stress data and generates compensation data based on the differences between sensing data and corresponding stress data received. The deterioration compensation unit (500) predicts deterioration based on stress data. The methods further extend to counting input data (Idata) corresponding to each pixel and detecting at least one deterioration area per pixel's stress data, where the counting unit (510) counts and predicts each pixel's deterioration state. Based on scattering configurations of maximum stress data across multiple horizontal lines, the detection unit (530) selects horizontal lines exceeding critical data, and the sensing controller (540) randomly selects two or more horizontal lines for data sensing generation under its supervision. Data for areas not defined by stress data is formulated by the remaining compensation data generators, as per steps S50 through S56 and up to S56 correcting data based on preset stress-weighted sensing data. As depicted in corresponding figures, including FIG. 6 to FIG. 11, the driving method of the organic light-emitting display device incorporating at least one embodiment of the invention further encompasses a deterioration compensation process. For instance, stage S20 refers to detecting at least one deterioration area, based upon stress data from each pixel. The data counting unit generates cumulative data (Adata) and the prediction unit produces estimates of each pixel's deterioration state expectancy based on it. The deterioration compensation unit's area detection unit examines stress data distribution along horizontal lines, triggering relevant compensations where maximum stress occurs, encouraging preventive measures in system design responsive to displays and restoring inherent discrepancies noted during manufacturing. Using correction factors merged with TRC input, the second compensation data generation unit acquiring distinct factors for non-deteriorated regions similarly influences the methods' breadth. Operational during mode thresholds and thresholds defined by conceptive stress differences, these synthesized routines centralize processed thresholds framed during systematic operation scenarios.	1
1020160160638	본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 본 발명의 실시 예에서는 픽셀을 구성하는 트랜지스터들이 모두 P 타입으로 구현되는 것만을 개시하고 있으나, 도 1은 본 발명의 실시예에 따른 유기발광 표시장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀들(PXL)이 형성된 표시패널(10)과, 타이밍 표시패널(10)에는 다수의 픽셀(P)들이 매트릭스 형태로 배치된다. 각각의 픽셀(P)들은 데이터라인부(14) 및 게 픽셀(P)을 구성하는 트랜지스터들의 반도체층은 산화물 반도체층, 비정질 실리콘(amorphous silicon, a-Si), 다 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블 데이터 구동부(12)는 센싱 구동시, 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)를 기반으로, 센싱용 제1 게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(GDC)를 기반으로 게이트펄스를 발생한다. 도 2는 제1 실시 예에 의한 픽셀 구조 및 데이터 구동부를 나타내는 도면이다. 도 2는 n 번째 픽셀라인(HLn)에 도 1 및 도 2를 참조하면, n 번째 픽셀라인에 배치된 픽셀들은 제1 데이터라인(14A) 및 제1 기준전압라인(14B) 데이터 구동부(12)는 디지털-아날로그 변환기(DAC), 아날로그-디지털 변환기(ADC), 초기화 스위치(SW1) 및 샘플 디지털-아날로그 변환기(DAC)는 센싱 구동시 타이밍 콘트롤러(11)의 제어하에 센싱용 데이터전압(Vdata)을 생성 초기화 스위치(SW1)는 초기화 제어신호(SPRE)에 응답하여 초기화전압(Vpre) 입력단과 기준전압라인(14B) 사이의 픽셀(P)들 각각은 유기발광다이오드(OLED) 구동트랜지스터(DT), 제1 내지 제3 트랜지스터(T1~T3) 및 커패시터 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 트랜지스터(T1)는 스캔신호(SCAN)를 공급하는 입력단에 연결되는 게이트전극, 데이터라인(14A)에 연결되는 제2 트랜지스터(T2)는 센스신호(SEN)를 공급하는 입력단에 연결되는 게이트전극, 제2 노드(N2)에 연결되는 드레 제3 트랜지스터(T3)는 블랙데이터 제어신호(BS)를 공급하는 입력단에 연결되는 게이트전극, 기준전압라인(14B) 기준전압라인(14B)을 통해서 인가되는 기준전압(Vref)은 프로그래밍 기간 동안에 유기발광 다이오드(OLED)가 발 공개특허 10-2018-0061546 도 3을 참조하면, 본 발명에 의한 유기발광 표시장치의 구동 기간은 제1 및 제2 비표시 구간(X1,X2)과 화상 표 제1 비표시 구간(X1)은 파워 온(PON)이 된 이후부터 수십~수백 프레임 경과할 때까지의 구간으로 정의되며, 제2 보상기간은 디스플레이 기간(DF) 이외에 위치한다. 보상기간은 제1 및 제2 비표시기간(X1,X2) 또는 수직 블랭 보상기간은 각각 프로그래밍 기간(Tpg), 센싱 기간(Tsen), 샘플링 기간(Tsam)을 포함한다. 프로그래밍 기간(Tpg)에서는 구동 트랜지스터(DT)를 턴 온 시키기 위해 구동 트랜지스터(DT)의 게이트-소스 간 센싱 기간(Tsen)에서는 구동 트랜지스터(DT)에 흐르는 전류(Ids)에 의해 상승하는 구동 트랜지스터(DT)의 소스 샘플링 기간(Tsam)에서는 일정 시간 동안 센싱 커패시터(Cx)에 저장된 구동 트랜지스터(DT)의 소스전압을 제1 도 5는 도 2에 도시된 제1 실시 예에 의한 디스플레이 구동을 위한 게이트신호의 타이밍을 나타내는 도면이다. 도 2 및 도 5를 참조하여, 제1 실시 예에 의한 디스플레이 기간의 구동을 살펴보면 다음과 같다. 1 프레임은 제1 픽셀라인(HL1)에 데이터를 기입하는 제1 수평기간(1st H)부터 제n 픽셀라인(HLn)에 데이터를 기 각 픽셀라인(HL)들의 구동 기간은 프로그래밍 기간, 발광 기간 및 블랙데이터 표시기간을 포함한다. 제1 수평기간(1st H) 동안, 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 스캔신호(SCAN1) 및 제1 센스신호 제1 수평기간(1st H)이 종료된 후, 제1 스캔신호(SCAN1) 및 제1 센스신호(SEN1)는 게이트 오프 전압으로 반전되 제2 수평기간(2nd H) 동안, 제2 픽셀라인(HL2)에 배치된 픽셀(P)들의 구동트랜지스터(DT)는 제2 스캔신호 제k 수평기간(k-th H) 동안, 제k 픽셀라인에 배치된 픽셀(P)들의 구동트랜지스터(DT)는 제k 스캔신호(SCAN(k)) 그리고, 제k 수평기간(k-th H) 동안, 제1 센스신호(SEN1) 및 제1 블랙데이터 제어신호(BS1)는 게이트 온 전압으 이와 마찬가지로 제(k+1) 수평기간((k+1)th H) 동안, 제(k+1) 픽셀라인에 배치된 픽셀(P)들은 프로그래밍되고, 도 7에서, 제1 그래프(gr1)는 블랙데이터 표시기간(Tbdi)이 없는 경우에 데이터전압(Vdata)에 따른 휘도를 나타 블랙데이터 제어부(100)는 도 7에서와 같은 블랙데이터 표시기간(Tbdi)과 휘도와의 관계를 이용하여, 블랙데이 아래의 [표 1]은 블랙데이터 제어부(100)가 듀티비를 설정하는 일례를 나타내는 표이다. [표 1]을 참조하여, 블랙데이터 제어부(100)의 동작을 살펴보면 다음과 같다. 블랙데이터 제어부(100)는 영상데이터(DATA)를 픽셀라인 단위로 수신하고, 픽셀라인 단위로 평균 영상데이터 도 8 및 도 9를 참조하면, 제2 실시 예에 의한 픽셀은 제1 노드(N1)에 연결되는 제1 트랜지스터(T1) 및 제2 노 그리고, 제2 실시 예에 의한 유기발광 표시장치의 구동은 제1 실시 예와 마찬가지로, 프로그래밍 기간, 발광 기 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 10 : 표시패널 11 : 타이밍 콘트롤러도 6은 표시패널에서 각 픽셀라인들의 발광기간 및 블랙데이터 표시기간을 나타내는 도면.	The advantages, features, and methods for achieving the present invention are detailed in the following preferred embodiments, which will be described in conjunction with the accompanying drawings. Throughout the specification, the embodiments of the present invention disclose only transistors constituting pixels implemented in P-type, though FIG. 1 illustrates an organic light-emitting display device according to an embodiment of the invention. Referring to FIG. 1, the organic light-emitting display device of this embodiment comprises a display panel (10) in which pixels (PXL) are formed. A plurality of pixels (P) are arranged in a matrix form on the timing display panel (10). Each pixel (P) includes a semiconductor layer of transistors constituting the pixel made of oxide semiconductor, amorphous silicon (a-Si), multi-timing controller (11), vertical sync signal (Vsync), horizontal sync signal (Hsync), and dot clock signal (DCLK), and the data driving part (12), based on the data control signal (DDC) from the timing controller (11) during sensing operation, generates a gate pulse based on the data enable sensing first gate driving part (13) from the gate control signal (GDC) from the timing controller (11). FIG. 2 illustrates the pixel structure and data driving part according to a first embodiment. As shown in FIGS. 1 and 2, pixels arranged in the nth pixel line (HLn) have a first data line (14A) and a first reference voltage line (14B). The data driving part (12) comprises a digital-to-analog converter (DAC), an analog-to-digital converter (ADC), an initialization switch (SW1), and a sample digital-to-analog converter (DAC) for generating sensing operation data voltage (Vdata) under the control of the timing controller (11). Initialization switch (SW1) responds to the initialization control signal (SPRE) and connects each pixel (P) through the reference voltage line (14B) and drives it, the OLED driving transistor (DT), the first to third transistors (T1~T3), and the storage capacitor (Cst) are connected between the first node (N1) and the second node (N2). The first transistor (T1) connects to the gate electrode for supplying the scan signal (SCAN), and the second transistor (T2) connects to the gate electrode for supplying the sensing signal (SEN), tied to the second node (N2), the third transistor (T3) connects to the gate electrode for supplying the black data control signal (BS), through the reference voltage (Vref) associated with the reference voltage line (14B) applied during the programming period OLED illuminates. Referring to FIG. 3, the driving period of the organic light-emitting display device according to the invention consists of the first and second non-display intervals (X1, X2) and the image display interval. The first non-display interval (X1) is defined as the period from after power-on (PON) to the elapse of several frames, and the second compensation period exists outside the display period (DF). The compensation period consists of the first and second non-display periods (X1, X2) or vertical blank. Compensation periods include the programming period (Tpg), sensing period (Tsen), and sampling period (Tsam). During the programming period (Tpg), to turn on the driving transistor (DT), in the sensing period (Tsen), due to the current (Ids) flowing through the driving transistor (DT), and in the sampling period (Tsam), the source voltage of the driving transistor (DT) stored in the sensing capacitor (Cx) is connected for a certain period. FIG. 5 illustrates the timing of gate signals for display driving according to the first embodiment shown in FIG. 2. Referring to FIGS. 2 and 5, the display period operation according to the first embodiment is explained. One frame starts from the first horizontal period (1st H) writing data to the first pixel line (HL1) to the nth pixel line (HLn) driving duration includes programming period, emission period, and black data display period. During the first horizontal period (1st H), pixels (P) arranged in the first pixel line (HL1) receive the first scan signal (SCAN1) and the first sensing signal. After the first horizontal period (1st H) ends, the first scan signal (SCAN1) and the first sensing signal (SEN1) reverse to gate-off voltage. During the second horizontal period (2nd H), pixels (P) in the second pixel line (HL2) driving transistor (DT) receives the second scan signal and follows that similarly for the k-th horizontal period (k-th H) with k-th scan signal (SCAN(k)), and during the k-th horizontal period (k-th H), the first sensing signal (SEN1) and the first black data control signal (BS1) are set to the gate-on voltage. Similarly, for the (k+1)th horizontal period ((k+1)th H), pixels (P) in the (k+1)th pixel line are programmed. In FIG. 7, the first graph (gr1) depicts luminance in relation to data voltage (Vdata) when the black data display period (Tbdi) is absent. The black data control unit (100) uses the relationship between the black data display period (Tbdi) and corresponding luminance as shown in FIG. 7. An example table [Table 1] shows the duty ratio setting by the black data control unit (100). Referring to [Table 1], the black data control unit (100) operation is as follows: it receives image data (DATA) pixel line by pixel line and calculates the average image data; FIG. 8 and FIG. 9 illustrate a second embodiment pixel with a first transistor (T1) connected to the first node (N1) and a second node (N2). The driving of the organic light-emitting display device according to the second embodiment follows similarly to the first embodiment with a programming period, emission period, and any professional in the field can make various changes and modifications within the scope of the present invention without departing from the spirit thereof as described above. 10: Display Panel; 11: Timing Controller; Figure 6 shows the emission period and black data display period of each pixel line in the display panel.	1
1020180044949	이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다. 도 1은 본 발명에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 사시도이다. 도 1에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 기판(111) 상에 매트릭스 형태로 배열된 다수의 서브 이 터치 센서를 가지는 유기 발광 표시 장치는 도 2에 도시된 바와 같이 기판(111) 상에 마련되는 액티브 영역 액티브 영역(AA)은 매트릭스 형태로 배열된 단위 화소를 통해 영상을 표시한다. 단위 화소는 적색, 녹색 및 청 각 서브 화소들은 도 3에 도시된 바와 같이 구동 박막트랜지스터(130)를 포함하는 화소 구동 회로와, 화소 구동 구동 박막 트랜지스터(130)는 그 구동 박막트랜지스터(130)의 게이트 전극에 공급되는 데이터 신호에 응답하여 이러한 구동 박막트랜지스터(130)는 버퍼층(112) 상에 배치되는 반도체층(134)과, 게이트 절연막(102)을 사이에 발광 소자(120)는 애노드 전극(122)과, 애노드 전극(122) 상에 형성되는 적어도 하나의 발광 스택(124)과, 발광 애노드 전극(122)은 화소 평탄화층(118)을 관통하는 화소 컨택홀을 통해 노출된 구동 박막트랜지스터(130)의 드 적어도 하나의 발광 스택(124)은 뱅크(128)에 의해 마련된 발광 영역의 애노드 전극(122) 상에 형성된다. 적어 캐소드 전극(126)은 발광 스택(124)을 사이에 두고 애노드 전극(122)과 대향하도록 형성되며 저전압 공급 라인 봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(120)로 외부의 수분이나 산소가 침투되는 것을 차 제1 무기 봉지층(142)은 캐소드 전극(126)이 형성된 기판(111) 상에 형성된다. 제2 무기 봉지층(146)은 유기 이러한 제1 및 제2 무기 봉지층(142,146)은 외부의 수분이나 산소가 발광 스택(124) 으로 침투하는 것을 최소화 유기 봉지층(144)은 유기 발광 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 이와 같은, 봉지 유닛(140)의 제2 무기 봉지층(146) 상에는 터치 센싱 라인(154) 및 터치 구동 라인(152)이 배 이러한 터치 센서를 가지는 유기 발광 표시 장치는 디스플레이 기간 동안 발광 소자(120)를 포함하는 다수의 서 터치 센서에 포함되는 터치 구동 라인(152)은 다수의 제1 터치 전극들(152e)과, 다수의 제1 터치 전극들(152e) 다수의 제1 터치 전극들(152e)은 봉지 유닛(140)의 최상부층인 제2 무기 봉지층(146) 상에서 제1 방향인 X(행) 제1 브릿지(152b)는 제1 터치 전극(152e)과 동일 평면인 제2 무기 봉지층(146) 상에서 제1 및 제2 터치 전극들 이를 위해, 제1 브릿지(152b)는 제2 터치 전극(154e) 및 제2 브릿지(154b)를 따라 우회하도록 배치되어 제1 방 구체적으로, 제2 행(H2)에 배치되는 제1 터치 전극들(152e)은 도 4에 도시된 바와 같이 제3 행(H3) 내지 제n(여 터치 센싱 라인(154)은 다수의 제2 터치 전극들(154e)과, 다수의 제2 터치 전극들(154e) 사이를 전기적으로 연 다수의 제2 터치 전극들(154e)은 제1 터치 전극(152e) 및 제1 브릿지(152b)와 동일 평면인 제2 무기 봉지층 제2 브릿지(154b)는 제1 터치 전극(152e), 제1 브릿지(152b) 및 제2 터치 전극들(154e)과 동일 평면인 제2 무기 이와 같이, 본 발명에서는 제1 및 제2 터치 전극(152e,154e)과 제1 및 제2 브릿지(152b,154b)가 동일 평면인 봉 비액티브 영역(NA)에는 구동 박막트랜지스터(130) 및 발광 소자(120) 구동을 위한 신호 라인과 접속된 표시 패 터치 패드(170) 및 표시 패드(180) 각각은 기판(111)과 봉지 유닛(144) 사이에 배치되는 버퍼층(112), 층간 절 터치 패드(170)는 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b) 및 라우팅 라인(160)과 동 이러한 터치 패드(170)는 하부 연결 전극(182)과, 제1 및 제2 상부 연결 전극(172,174)을 통해 봉지 유닛(140) 하부 연결 전극(182)은 게이트 절연막(102)과 동일 패턴으로 게이트 절연막(102) 상에 배치된다. 이 하부 연결 제1 상부 연결 전극(172)은 하부 연결 전극(182)과 라우팅 라인(160)을 전기적으로 접속시킨다. 이 제1 상부 제2 상부 연결 전극(174)은 하부 연결 전극(182)과 터치 패드(170)를 전기적으로 접속시킨다. 이 제2 상부 연 이러한 터치 패드(170) 및 표시 패드(180)가 배치되는 비액티브 영역(NA)은 기판(111)을 구부리거나 접을 수 있 이 벤딩 영역(BA)에는 도 2에 도시된 바와 같이 라우팅 라인(160) 및 터치 패드(170)를 접속시키는 연결 전극 크랙 방지층(188)은 무기 절연막보다 변형률이 크며 내충격성이 강한 유기 절연 재질로 이루어진다. 예를 들어, 이와 같이, 본 발명에서는 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b)가 서로 동일 평면 도 5는 본 발명의 제2 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 5에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 터치 센서를 가지는 유기 발광 표시 제1 및 제2 터치 전극(152e,154e)은 도 5 및 도 6에 도시된 바와 같이 투명 도전막(161)과, 그 투명 도전막 이외에도 제1 및 제2 터치 전극(152e,154e)은 투명 도전막(161)없이 메쉬 형태로 형성된 불투명 도전막(163)으 공개특허 10-2019-0121532 투명 도전막(161)은 ITO, IZO, IGZO, 또는 은 나노 와이어(AgNW) 등과 같은 투명성이 좋은 도전막으로 이루어진 불투명 도전막(163)은 투명 도전막(161)보다 전도성이 좋은 Ti, Al, Mo, MoTi, Cu 및 Ta 중 적어도 한 층의 도 한편, 도 6에서는 터치 전극(152e,154e)의 불투명 도전막(163)의 메쉬 구조가 동일한 조밀도를 가지는 것을 예 한편, 제1 및 제2 터치 전극(152e,154e)에 포함된 불투명 도전막(163)과, 제1 및 제2 브릿지(152b,154b)에 포 이와 같이, 본 발명의 제2 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치에서는 제1 및 제2 터치 전 도 8은 본 발명의 제3 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 8에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 유기 발광 표시 장치와 대비하여 컬러 컬러 필터 어레이는 봉지 유닛(140)의 제2 무기 봉지층(146) 상에 배치되는 컬러 필터(192) 및 블랙매트릭스 블랙매트릭스(194)는 컬러 필터들(192) 사이에 배치된다. 블랙 매트릭스(194)는 각 서브 화소 영역을 구분함과 컬러 필터(192) 및 블랙매트릭스(194)가 형성된 기판(111) 상에 유기 절연 재질의 컬러 평탄화층(196)이 배치된 한편, 도 8에서는 컬러 필터(192) 상부에 터치 전극(152e,154e)이 배치되는 것을 예로 들어 설명하였지만, 이외 도 10은 본 발명의 제4 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 10에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 유기 발광 표시 장치와 대비하여 측 도 10에 도시된 측면 보호막(148)은 외부로 노출되는 라우팅 라인(160) 및 터치 패드(170) 각각의 측면이 노출 한편, 터치 패드(170)는 크랙 방지층들(188) 사이에서 제2 상부 연결 전극(174)과 패드 컨택홀(176)을 통해 접 이와 같이, 본 발명의 제4 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치에서는 제1 및 제2 터치 전 한편, 도 11에 도시된 바와 같이 터치 센서를 가지는 유기 발광 표시 장치가 대면적 제품에 적용되는 경우, 다 또한, 도 2에서는 제2 브릿지(154b)가 제2 터치 전극들(154e) 사이에서 제2 터치 전극들(154e)과 동일한 제2 방 뿐만 아니라, 도 12a에 도시된 바와 같이, 제1 및 제2 브릿지(152b,154b) 중 적어도 하나의 브릿지는 다수개의 -11-도 13은 본 발명에 따른 터치 센서를 가지는 유기 발광 표시 장치의 제조 방법을 설명하기 위한 흐름도이다. 본 먼저, 다수의 마스크 공정을 통해 기판(111) 상에 구동 트랜지스터(130), 하부 연결 전극(182), 상부 연결 전극 그런 다음, 봉지 유닛(140)이 형성된 기판(111) 상에 투명 도전막이 전면 증착된 후, 포토리소그래피 공정과 식 한편, 도 5에 도시된 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b), 라우팅 라인(160) 및 그런 다음, 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b), 라우팅 라인(160) 및 터치 패드 이와 같이, 본 발명에서는 봉지 유닛(140)이 형성된 후, 터치 전극(152e,154e)과 브릿지(152b,154b)를 동일한 이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가 142,146 : 무기 봉지층 144 : 유기 봉지층도 3은 도 2에서 선 "Ⅰ-Ⅰ'"를 따라 절취한 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다.	Hereinafter, with reference to the accompanying drawings, an embodiment according to the present invention will be described in detail. Figure 1 is a perspective view showing an organic light-emitting display device with a touch sensor according to the present invention. The organic light-emitting display device with a touch sensor as shown in Figure 1 includes multiple sub-pixels arranged in a matrix on a substrate (111) as shown in Figure 2, where an active area (AA) is provided on the substrate (111) to display images through unit pixels arranged in a matrix. Each unit pixel comprises red, green, and blue sub-pixels, as well as a pixel driving circuit that includes a driving thin-film transistor (130), as shown in Figure 3. The driving thin-film transistor (130) operates in response to a data signal supplied to its gate electrode and includes a semiconductor layer (134) disposed on a buffer layer (112) with a gate insulating layer (102) in between. The light-emitting element (120) includes an anode electrode (122), at least one light-emitting stack (124) formed on the anode electrode (122), and a cathode electrode (126) facing the anode electrode (122) with the light-emitting stack (124) in between, aligned with a low-voltage supply line. An encapsulation unit (140) prevents external moisture or oxygen from penetrating the light-emitting element (120), which is vulnerable to them. The first inorganic encapsulation layer (142) is formed on the substrate (111) where the cathode electrode (126) is provided. The second inorganic encapsulation layer (146) and the interposed organic encapsulation layer (144) act to minimize infiltration by external moisture or oxygen and alleviate stress among layers due to bending of the organic light-emitting display device, respectively. A touch sensing line (154) and a touch driving line (152) are disposed on the second inorganic encapsulation layer (146) of the encapsulation unit (140). The touch sensor-equipped organic light-emitting display device includes multiple sub-elements, including the light-emitting element (120), and the touch driving line (152) within the touch sensor comprises multiple first touch electrodes (152e), arranged in the first direction X (row) on the topmost second inorganic encapsulation layer (146) of the encapsulation unit (140). The first bridge (152b) is arranged to detour along the second touch electrodes (154e) and the second bridge (154b) to maintain the first and second touch electrodes (152e,154e) on the same plane as the second inorganic encapsulation layer (146). Specifically, first touch electrodes (152e) arranged in the second row (H2), as depicted in Figure 4, extend electrically between the third row (H3) and the n-th row. The touch sensing line (154) includes multiple second touch electrodes (154e), interconnected electrically among them and to the same plane as the first touch electrodes (152e) and first bridge (152b) on the second inorganic encapsulation layer (146). In this way, the invention maintains the first and second touch electrodes (152e,154e) and the first and second bridges (152b,154b) on the same plane as the second inorganic encapsulation layer. The non-active area (NA) connects signal lines for driving the thin-film transistor (130) and the light-emitting element (120) with display pads (DP). The touch pad (170) and display pad (180) are each arranged between the substrate (111) and the encapsulation unit (144) with a buffer layer (112), interlayer insulating layer, connecting the touch pad (170) encompassing the first and second touch electrodes (152e,154e), the first and second bridges (152b,154b), and routing lines (160). The touch pad (170) establishes electrical connections via lower connection electrodes (182) and first and second upper connection electrodes (172,174) through the encapsulation unit (140). The lower connection electrode (182) is patterned similarly to the gate insulating layer (102) and disposed thereon. The first upper connection electrode (172) electrically connects the lower connection electrode (182) and the routing line (160), while the second upper connection electrode (174) connects the lower connection electrode (182) and the touch pad (170). Thus, the touch pad (170) and display pad (180) located in the non-active area (NA) allow the substrate (111) to be bent or folded. The bending area (BA), depicted in Figure 2, includes connection electrodes linking the routing line (160) and touch pad (170) with a crack prevention layer (188), made of an organic insulating material with greater deformability and impact resistance than inorganic insulators. Accordingly, the first and second touch electrodes (152e,154e), and first and second bridges (152b,154b) are maintained on the same plane. Figure 5 illustrates the cross-section of an organic light-emitting display device equipped with a touch sensor according to a second embodiment of the invention, similar to the device shown in Figure 3, with first and second touch electrodes (152e,154e) formed from a conductive mesh layer (163) without a transparent conductive film (161). The transparent conductive film (161) consists of highly transparent conductive materials such as ITO, IZO, IGZO, or AgNW, while the opaque conductive mesh (163) consists of highly conductive metals such as Ti, Al, Mo, MoTi, Cu, and Ta. Figure 6 exemplifies the mesh structure with consistent density for the opaque conductive film (163) of the touch electrodes (152e,154e). The second embodiment ensures first and second touch electrodes (152e,154e) are formed in the mesh pattern. Figure 8 shows the cross-section for a third embodiment, illustrating an organic light-emitting display device equipped with a touch sensor, compared with the device shown in Figure 3, featuring a color filter array on the second inorganic encapsulation layer (146) of the encapsulation unit (140), including color filters (192) and a black matrix (194) distinguishing each sub-pixel area. The color flattening layer (196), consisting of organic insulating material, overlays the color filter (192) and black matrix (194) on the substrate (111). In the depicted example, touch electrodes (152e,154e) are positioned above the color filter (192), however alternatives are discussed. Figure 10 demonstrates the cross-section of a fourth embodiment displaying the touch sensor-equipped organic light-emitting device featuring additional side protection films (148) to safeguard the exposed sides of the routing lines (160) and touch pads (170), especially where the second upper connection electrode (174) links through the pad contact hole (176) amid crack prevention layers (188). Thus, this fourth embodiment retains first and second touch electrodes (152e,154e) and bridge structures on the same plane. Figure 11 illustrates the application of such a device to large-area production, with Figures 12a and 13 emphasizing the consistent layout for bridge structures (152b,154b) across several electrodes. The manufacturing process explained in the flowchart includes forming the driving transistor (130), lower connection electrodes (182), and upper connection electrodes on the substrate (111) through multiple mask processes, followed by depositing a transparent conductive layer across the encapsulated substrate (140) and performing photolithography and etching for shaping. Figures 5, 6, and others describe additional configurations for electrodes (152e,154e, 152b, 154b) and routing, ensuring consistency post-encapsulation. This disclosure provides examples for illustrative purposes and should not limit the broader technical scope of the invention within the industry. Numerical indicators such as 142,146 reference inorganic encapsulation layers, while 144 references the organic encapsulation layer; Figure 3 illustrates a cross-section along line "????" in Figure 2, depicting the touch sensor-equipped organic light-emitting display device.	1
1020160161348	전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분 도 4는 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치의 구성도이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치(400)는 기준 XYZ 데이터 획 기준 XYZ 데이터 획득부(42)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 기준 지점에 대한 기준 XYZ 데 -10-픽셀 별 XYZ 데이터 획득부(44)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 전면을 촬영하여 획득되는 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 카메라(404)로부터 획득된 전면 이미지에서 패널 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 검출된 패널 이미지에 대하여 전처리를 수행할 수 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 제1 변환 매트릭스를 이용하여 픽셀 별 카메라 RGB 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 픽셀 별 카메라 RGB 데이터가 미리 정해진 기준 또한 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지에 포함된 노이즈를 제거할 수 있 다시 도 4를 참조하면, 픽셀 별 XYZ 데이터 교정부(46)는 기준 XYZ 데이터를 이용하여 픽셀 별 XYZ 데이터를 교 다시 도 4를 참조하면, 보상 데이터 생성부(48)는 교정된 픽셀 별 XYZ 데이터 및 미리 정해진 패널 XYZ 데이터 본 발명의 다른 실시예에서, 보상 데이터 생성부(48)는 제2 변환 매트릭스를 이용하여 패널 XYZ 데이터를 패널 이하에서는 본 발명의 일 실시예에 따른 보상 데이터 생성 장치(400)에 의한 보상 데이터 생성 과정에 대하여 먼저 기준 XYZ 데이터 획득부(42)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 기준 지점에 대한 기준 참고로 본 발명에서 표시 패널 상에는 하나 이상의 패턴 이미지가 출력될 수 있다. 하나 이상의 패턴 이미지는 공개특허 10-2018-0061792 다음으로, 픽셀 별 XYZ 데이터 획득부(44)는 카메라(404)로부터 하나 이상의 패턴 이미지가 출력되는 표시 패널 전면 이미지상에서 패널 이미지를 검출하면, 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지에 대하여 전처리를 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 Median 필터나 Non-local Mean 필터와 같이 기존에 한편, 카메라(404)에 의해 획득된 전면 이미지, 그리고 전면 이미지로부터 검출되는 패널 이미지는 카메라(40 도 6은 본 발명의 일 실시예에서 카메라를 통해 획득된 패널 이미지로부터 획득되는 픽셀 별 휘도를 보정하는 도 6에 도시된 바와 같이 카메라(404)를 통해 표시 패널(602) 전면을 촬영할 경우, 표시 패널(602)의 위치에 따 따라서 본 발명의 픽셀 별 XYZ 데이터 획득부(44)는 이와 같은 비네팅 현상을 감안하여 패널 이미지 상의 각 픽 따라서 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지 상의 각 픽셀의 휘도값에 비네팅 성분(예컨대, 공개특허 10-2018-0061792 전술한 바와 같이 패널 이미지에 대한 전처리가 완료되면, 픽셀 별 XYZ 데이터 획득부(44)는 전처리가 적용된 다음으로, 픽셀 별 XYZ 데이터 획득부(44)는 획득된 픽셀 별 카메라 RGB 데이터를 픽셀 별 XYZ 데이터로 변환한 [수학식 2]에서 RC, GC, BC는 픽셀 별 카메라 RGB 데이터를 나타내고, XC, YC, ZC는 픽셀 별 XYZ 데이터를 나타낸 이와 같이 픽셀 별 XYZ 데이터 획득부(44)에 의해 사용되는 제1 변환 매트릭스(M1)는 카메라(404)를 통해 촬영 도 7 및 도 8은 본 발명의 일 실시예에서 제1 변환 매트릭스를 도출하기 위하여 설정되는 샘플 영역을 전술한 바와 같은 제1 변환 매트릭스(M1)를 도출하기 위하여 먼저 도 7과 같은 샘플 영역(72)이 설정될 수 본 발명에서는 최적의 제1 변환 매트릭스(M1)를 얻기 위하여 샘플 영역(72)의 크기를 점점 줄이면서 제1 변환 제1 변환 매트릭스(M1)를 반복적으로 도출하는 과정에서 샘플 영역의 크기가 줄어들 수록 샘플 영역에 포함되는 한편, 픽셀 별 XYZ 데이터 획득부(44)는 제1 변환 매트릭스(M1)를 이용하여 픽셀 별 카메라 RGB 데이터를 변환 도 9는 본 발명의 일 실시예에서 패널의 픽셀 별 XYZ 데이터를 획득하는 과정에서 픽셀 별 카메라 RGB 데이터가 도 9에 도시된 바와 같이 본 발명에서는 기준 RGB 영역(92)이 미리 설정될 수 있다. 전술한 바와 같이 픽셀 별 픽셀 별 XYZ 데이터 획득부(44)에 의해서 패널 이미지의 각 픽셀 별 카메라 RGB 데이터가 픽셀 별 XYZ 데이터로 픽셀 별 XYZ 데이터 교정부(46)는 이와 같이 산출되는 기준 지점에 대한 픽셀 별 XYZ 데이터 및 기준 XYZ 데이 다음으로, 보상 데이터 생성부(48)는 픽셀 별 XYZ 데이터 교정부(46)에 의해 교정된 픽셀 별 XYZ 데이터 및 미 본 발명의 일 실시예에서, 보상 데이터 생성부(48)는 먼저 픽셀 별 XYZ 데이터 교정부(46)에 의해 교정된 픽셀 또 다른 실시예에서, 보상 데이터 생성부(48)는 먼저 제2 변환 매트릭스(M2)를 이용하여 각 픽셀 별 패널 XYZ 여기서 제2 매트릭스(M2)는 표시 패널의 제조 과정에서 측정된 각 픽셀의 실제 RGB 데이터, 즉 패널 RGB 데이터 이와 같이 본 발명에서는 특정 지점, 즉 기준 지점의 데이터(기준 XYZ 데이터)만을 이용하여 표시 패널의 모든 도 10은 본 발명의 일 실시예에 따라 생성되는 보상 데이터를 적용하여 입력 RGB 데이터를 보상하는 과정을 설 공개특허 10-2018-0061792 도 10을 참조하면, 표시 패널에 포함되는 감마 변환부(1002)는 외부로부터 입력되는 입력 RGB 데이터를 미리 설 한편, 위치 판단부(1110)는 입력 RGB 데이터에 대응되는 표시 패널의 픽셀 위치를 판단한다. 보상 데이터 변환 데이터 변환부(1006)는 보상 데이터 변환부(1114)에 의해 전달된 보상 데이터를 데이터 연산부(1004)에 의해 연 도 11은 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 방법의 흐름도이다. 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치는 먼저 하나 이상의 패턴 다음으로, 보상 데이터 생성 장치는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 전면을 촬영하여 획득되 또한 도 11에는 도시되지 않았으나 픽셀 별 카메라 RGB 데이터를 픽셀 별 XYZ 데이터로 변환하는 단계는 제1 변 또한 도 11에는 도시되지 않았으나 패널의 픽셀 별 XYZ 데이터를 획득하는 단계는 픽셀 별 카메라 RGB 데이터가 다시 도 11을 참조하면, 보상 데이터 생성 장치는 기준 XYZ 데이터를 이용하여 상기 픽셀 별 XYZ 데이터를 교정 다시 도 11을 참조하면, 보상 데이터 생성 장치는 교정된 픽셀 별 XYZ 데이터 및 미리 정해진 패널 XYZ 데이터 본 발명의 일 실시예에서, 표시 패널의 픽셀 별 RGB 보상 데이터를 생성하는 단계(1108)는 교정된 픽셀 별 XYZ 또한 본 발명의 다른 실시예에서, 표시 패널의 픽셀 별 RGB 보상 데이터를 생성하는 단계(1108)는 제2 변환 매 도 12는 본 발명에 따른 보상 방법이 적용될 경우 서로 다른 위치에 존재하는 픽셀의 보상 전 색좌표 및 보상 도 12에서 색좌표(1206)는 기준 지점, 예컨대 표시 패널의 중앙 지점에 존재하는 픽셀의 보상 전 색도값을 나타 도 12를 참조하면, 전술한 본 발명에 따른 보상 방법을 적용할 경우 기준 지점의 색좌표(1206) 및 표시 패널의 결국 본 발명에 따르면 각 픽셀 별 데이터(RGB 데이터, XYZ 데이터)를 반영하여 각 픽셀에 최적화된 보상 데이도 4는 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치의 구성도이다.	The aforementioned objectives, features, and advantages are described in detail with reference to the attached drawings, which include FIG. 4, illustrating the configuration of a compensation data generation apparatus for a display panel according to one embodiment of the present invention. Referring to FIG. 4, the compensation data generation apparatus (400) for a display panel in accordance with an embodiment of the present invention includes a reference XYZ data acquisition unit (42) that acquires reference XYZ data for a reference point of the display panel on which one or more pattern images are outputted. The pixel-by-pixel XYZ data acquisition unit (44) captures the front of the display panel where one or more pattern images are output, and according to an embodiment of the present invention, obtains an image from the camera (404). In this embodiment, the pixel-by-pixel XYZ data acquisition unit (44) can perform preprocessing on the detected panel image, using a first conversion matrix to convert pixel-specific camera RGB data to pixel-specific XYZ data. Additionally, noise contained within the panel image can be removed by the pixel-by-pixel XYZ data acquisition unit (44). Referring again to FIG. 4, the pixel-by-pixel XYZ data correction unit (46) corrects the XYZ data for each pixel using the reference XYZ data. Furthermore, the compensation data generation unit (48) combines the corrected pixel-by-pixel XYZ data with predetermined panel XYZ data. In another embodiment of the present invention, the compensation data generation unit (48) uses a second conversion matrix to convert panel XYZ data to panel RGB data. The process for generating compensation data by the compensation data generation apparatus (400), according to an embodiment of the present invention, includes obtaining reference XYZ data at a reference point of the display panel with one or more pattern images outputted. As an additional reference, one or more pattern images can be output across the display panel. The pixel-by-pixel XYZ data acquisition unit (44) detects the panel image from the front image of the display panel captured by the camera (404), on which one or more pattern images are outputted, applying preprocessing, such as a Median filter or Non-local Mean filter. Complementarily, panel images obtained from the front image captured by the camera (404) exhibit characteristic vignetting issues, addressed by considering vignetting components in the conversion to pixel-specific XYZ data. Once preprocessing is done, the pixel-by-pixel XYZ data acquisition unit (44) converts the acquired pixel-specific camera RGB data to pixel-specific XYZ data through specified mathematical formulae, where RC, GC, BC represent pixel-specific camera RGB data, and XC, YC, ZC signify pixel-specific XYZ data. The utilized first conversion matrix (M1) is established by capturing specific sample areas as illustrated in FIGS. 7 and 8, reducing the size progressively to optimize the conversion. In this iterative process, the size of the sample area diminishes thus including more precise samples. The pixel-by-pixel XYZ data acquisition unit (44) adapts the first conversion matrix (M1) to convert pixel-specific camera RGB data. FIG. 9 exemplifies this process where the pixel-specific camera RGB data is converted to pixel-specific XYZ data, which can be precalibrated against set RGB regions. Subsequently, the pixel-by-pixel XYZ data correction unit (46) adjusts each pixel's XYZ data based on reference points. The compensation data generation unit (48) then combines this with predetermined panel XYZ data for RGB compensation. Within an embodiment of the present invention, compensation data generation involves using a second conversion matrix (M2) to convert each pixel's panel XYZ data to panel RGB data, tested and determined through real-world panel measurements. The inventive approach comprehensively utilizes reference points for data (i.e., reference XYZ data) to enhance the uniformity across the panel's rendering. FIG. 10 presents an example application of generated compensation data to adjust input RGB data using gamma transformation sections (1002) within the display panel. An additional position determination unit (1110) identifies the corresponding panel pixel location from input RGB data, facilitating compensation data conversion performed by a data conversion unit (1006). FIG. 11 presents a flowchart of the compensation data generation method according to an embodiment of the invention, emphasizing sequential pattern image output capturing and processing through pixel-specific transformations and corrections using established matrices and reference XYZ parameters. Lastly, employing the compensation data as demonstrated in FIG. 12, results in streamlined chromatic consistency across disparate pixel locations, resolving to optimized pixel-specific compensation. Finally, FIG. 4 herein depicts the schematic configuration of the display panel compensation data generation apparatus in accordance with one of the present invention's embodiments.	1
1020150173334	도 5는 본 발명의 실시예에 따른 광 제어 장치를 보여주는 평면도.	FIG. 5 is a plan view illustrating an optical control device according to an embodiment of the present invention.	1
1020170182632	도 8은 본 발명에 의한 표시장치의 구동방법을 나타내는 도면이다.	FIG. 8 is a diagram illustrating a method for driving a display device according to the present invention.	1
1020150173545	타이밍콘트롤러(160)는 외부시스템(미도시)로부터 인가되는 영상데이터(DATA)와, 클럭신호(DCLK), 수평동기신호 또한, 도시하지는 않았지만, 타이밍콘트롤러(160)는 외부시스템과 소정의 인터페이스를 통해 연결되어 외부시스 제어신호생성부(165)는 외부시스템으로부터 입력되는 수직 및 수평동기신호(Vsync,Hsync) 및 클럭신호(DCLK) 등 도 5에 도시된 바와 같이, 우선 외부 시스템으로부터 타이밍 콘트롤러(160)에 클럭신호(DCLK), 수평동기신호도 1은 본 발명에 따른 액정표시장치의 구조를 나타내는 블럭도. [0017]	The timing controller (160) receives video data (DATA) from an external system (not shown) along with a clock signal (DCLK) and a horizontal sync signal; however, although not illustrated, the timing controller (160) is connected to the external system via a predetermined interface, allowing the control signal generation unit (165) to receive vertical and horizontal sync signals (Vsync, Hsync) and the clock signal (DCLK) from the external system as depicted in Figure 5. Initially, the clock signal (DCLK) and horizontal sync signal are input from the external system to the timing controller (160); this diagram represents the structure of the liquid crystal display device according to the present invention. [0017]	1
1020150188951	중앙 서버(100)는 통신 회선을 통해 데이터 수집부(200)에 연결되는 원격 서버이다. 중앙 서버(100)는 데이터 데이터 수집부(200)는 표시장치(300)에 내장될 수도 있고, 표시장치(300)와 독립되어 별개로 구성될 수도 있다. 데이터 수집부(200)는 표시장치(300)의 메모리(16)로부터 패널 정보를 수집하여 중앙 서버(100)에 업 로드하고, 표시장치(300)는 유기발광 표시장치로 구현될 수 있으나 이에 한정되지 않는다. 본 발명의 기술적 사상은 유기 표시장치(300)는 메모리(16), 보상부(17), 및 열화정보 도출부(18)를 포함할 수 있으나 이에 한정되지 않는다. 이러한 본 발명의 실시예에 따른 표시장치의 열화 보상 시스템은 표시장치(300)로부터의 패널 식별 정보와 열화 -7-도 2를 참조하면, 본 발명의 실시예에 따른 표시장치(300)는 전술한 메모리(16), 보상부(17), 및 열화정보 도출 표시패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되고, 픽셀들(PXL)이 매트릭스 도 4를 참조하면, 스위치 TFT(ST)는 게이트신호(SCAN)에 따라 온/오프 되어 데이터라인(14)과 제1 노드(N1) 간 한편, 도 2를 참조하면, 패널 구동부(12,13)는 표시패널(10)의 픽셀들(PXL)에 입력 영상 데이터(DATA)를 기입한 도 2를 참조하면, 소스 드라이버(12)는 매 프레임 마다 타이밍 콘트롤러(11)로부터 수신되는 보정 영상 데이터 본 발명의 보상 동작은 데이터 카운팅 기술을 기반으로 OLED 열화 정보를 도출하기 때문에, 각 픽셀들(PXL)에 -8-소스 드라이버(12)와 표시패널(10)의 데이터 라인들(14) 사이에는 멀티플렉서(미도시)가 더 배치될 수 있다. 타이밍 콘트롤러(11)는 입력 영상 데이터(DATA)를 보상부(17)에 공급하고, 보상부(17)로부터 입력 받은 보정 영 데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling 도 5를 참조하면, 데이터 수집부(200)는 A/S 기사의 분석 소프트웨어로 구현될 수 있다. A/S(After Service) 발 도 6을 참조하면, 데이터 수집부(200)는 표시장치(300)에 내장된 OS(Operating System)로 구현될 수 있다. OS 중앙 서버(100)는 수집된 열화 정보에 따라 관계식을 업데이트하기 위해, 공정조건 확인부(100A), 데이터베이스 공정조건 확인부(100A)는 데이터 수집부(200)로부터 입력 받은 패널 ID를 기반으로 어떠한 공정 조건 하에서 표 데이터베이스 업데이트부(100B)는 공정 조건이 확인 되면, 데이터 수집부(200)로부터 입력 받은 패널 정보를 이 회귀분석 수행부(100C)는 해당 공정 조건에 대한 열화 정보가 업데이트되고 나면, 빅 데이터(그래프 정보)를 대 관계식 업데이트부(100D)는 새로 생성된 관계식으로 기존에 저장되어 있던 관계식을 업데이트한다. 관계식 선택부(100E)는 표시패널(10)의 공정 조건에 일치하는 관계식을 선택한다. 선택된 관계식은 데이터 수집 보상부(17)는 선택된 관계식에 따라 열화 보상을 수행하기 위해, 연산부(171), 보상 LUT(172), 및 데이터 보상 연산부(171)는 메모리(16)로부터의 스트레스 누적값을 중앙 서버(100)로부터의 관계식에 적용하여, 스트레스 누 데이터 보상부(173)는 입력 영상 데이터(DATA)에 보상 게인을 곱하여 보정 영상 데이터(CDATA)를 생성한다. 100 : 중앙 서버 200 : 데이터 수집부도 1은 본 발명의 실시예에 따른 표시장치의 열화 보상 시스템을 보여주는 도면이다. [0019]	The central server (100) is a remote server connected to the data collection unit (200) via a communication line. The central server (100), along with the data collection unit (200), may be integrated into or configured independently of the display device (300). The data collection unit (200) gathers panel information from the memory (16) of the display device (300) and uploads it to the central server (100); the display device (300) can be implemented as an organic light-emitting display, but this is not a limitation. The technical concept of the present invention allows for an organic display device (300) that may include the memory (16), a compensation unit (17), and a degradation information extraction unit (18), but this is not restrictive. In an embodiment of this invention's degradation compensation system for a display device, panel identification information and degradation -7- data reference 2 concerning the display device (300) involve memory (16), compensation unit (17), and degradation information extraction display panel (10) where multiple data lines (14) and gate lines (15) intersect and pixels (PXL) appear in a matrix; referring to diagram 4, switch TFT (ST) is turned on/off according to the gate signal (SCAN) between the data line (14) and first node (N1); moreover, referring to diagram 2, the panel driving units (12, 13) write input video data (DATA) to the pixels (PXL) of the display panel (10). Diagram 2 also shows the source driver (12) receiving corrective video data per frame from the timing controller (11). The compensation operation of the present invention, based on data counting techniques, extracts OLED degradation information, affecting each pixel (PXL). A multiplexer (not shown) may also be arranged between the data lines (14) of the source driver (12) and display panel (10). The timing controller (11) provides input video data (DATA) to the compensation unit (17) and receives corrected image data timing control signals (DDC) driven by source start pulse and source sampling clock signals. As shown in diagram 5, the data collection unit (200) may be implemented with analysis software utilized by A/S (After Service) personnel. Additionally, diagram 6 indicates that the data collection unit (200) may be implemented with an onboard OS (Operating System) within the display device (300). The central server (100) updates the relational expression based on collected degradation information using a process condition verification unit (100A) and database. The process condition verification unit (100A) determines under which conditions the panel information, identified by the panel ID received from data collection unit (200), is stored. Once the process conditions are verified, the database update unit (100B) inputs panel information from the data collection unit (200) to conduct regression analysis. Following updates of the degradation information pertinent to those process conditions, the regression analysis performance unit (100C) utilizes the resultant big data (graph information) to update the existing relation in the relation update unit (100D). The relation selection unit (100E) selects a relational expression matching the process conditions of the display panel (10). Using the selected relational expression, the compensation unit (17) conducts degradation compensation with the operational unit (171), compensation LUT (172), and data compensation. The operational unit (171) applies the accumulated stress value from memory (16) to the relational expression received from the central server (100), and the data compensation unit (173) multiplies the compensation gain to the input video data (DATA) to generate corrected video data (CDATA). 100: Central Server 200: Data Collection Unit Figure 1 illustrates the degradation compensation system for a display device according to an embodiment of the present invention. [0019]	1
1020180093629	센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 제1센싱라인(VREF1)에 제1전극이 연결되고 센싱 및 전압 충전부(SEN & PRE)는 제1센싱라인(VREF1)을 통해 서브 픽셀에 포함된 소자의 특성을 센싱할 수 있 센싱용 스위치부(SASW)는 센싱개시신호라인(SIO)에 게이트전극이 연결되고 제1센싱라인(VREF1)에 제1전극이 연 초기화전압 출력용 스위치부(SPSW)는 초기화전압원(VPRES)에 의해 생성된 초기화전압을 제1센싱라인(VREF1)을 공개특허 10-2020-0076194 구동전압 출력용 스위치부(RPSW)는 구동전압원(VPRER)에 의해 생성된 구동전압을 제1센싱라인(VREF1)을 통해 출 제1 내지 제N초기화전압 출력용 스위치부(SPSW1 ~ SPSWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)에 대응하여 제1 내지 제N구동전압 출력용 스위치부(RPSW1 ~ RPSWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)에 대응하여 각 제1 내지 제N센싱용 스위치부(SASW1 ~ SASWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)과 제1 내지 제N센싱 및 초기화전압 출력용 스위치부(SPSW)는 초기화전압원(VPRES)에 의해 생성된 초기화전압을 제1센싱라인(VREF1)을 구동전압 출력용 스위치부(RPSW)는 구동전압원(VPRER)에 의해 생성된 구동전압을 제1센싱라인(VREF1)을 통해 출 노이즈개선용 스위치부(NPSW)는 가변전압원(VPREN)에 의해 생성된 가변전압을 제1센싱라인(VREF1)을 통해 출력 다른 실시예는 제1센싱라인(VREF1) 상에 노이즈가 발생한 것으로 감지될 경우에만 노이즈개선용 스위치부(NPS도 9는 본 발명의 실시예에 따른 유기전계발광표시장치의 센싱 및 전압 충전부를 나타낸 도면.	A sensing transistor (ST) is configured with its gate electrode connected to the first B scan line (GL1b) and its first electrode connected to the first sensing line (VREF1), wherein the sensing and voltage charging unit (SEN & PRE) is capable of sensing the characteristics of elements contained in a sub-pixel via the first sensing line (VREF1). The sensing switch unit (SASW) has its gate electrode connected to the sensing initiation signal line (SIO) and its first electrode connected to the first sensing line (VREF1). The initialization voltage output switch unit (SPSW) is responsible for outputting the initialization voltage generated by the initialization voltage source (VPRES) to the first sensing line (VREF1). The driving voltage output switch unit (RPSW) outputs the driving voltage generated by the driving voltage source (VPRER) through the first sensing line (VREF1). Switch units for outputting initialization voltages from the first to the N-th (SPSW1 ~ SPSWn) are adapted to correspond to the first to N-th sensing lines (VREF1 ~ VREFn) respectively, and switch units for outputting driving voltages from the first to the N-th (RPSW1 ~ RPSWn) are adapted to correspond to the first to the N-th sensing lines (VREF1 ~ VREFn) respectively. Each sensing switch unit from the first to the N-th (SASW1 ~ SASWn) corresponds to the first through the N-th sensing lines (VREF1 ~ VREFn), and the first through N-th sensing and initialization voltage output switch units (SPSW) output the initialization voltage generated by the initialization voltage source (VPRES) to the first sensing line (VREF1). The driving voltage output switch unit (RPSW) outputs the driving voltage generated by the driving voltage source (VPRER) through the first sensing line (VREF1). The noise improvement switch unit (NPSW) outputs a variable voltage generated by the variable voltage source (VPREN) through the first sensing line (VREF1). Another embodiment indicates that the noise improvement switch unit (NPS) would only output if noise is detected on the first sensing line (VREF1). Figure 9 illustrates the sensing and voltage charging section of an organic light-emitting diode display device in accordance with an embodiment of the present invention.	1
1020180165061	본 발명의 일 실시예들에 따른 유기 발광 표시 장치는 복수의 서브-화소(SPX)들을 포함한다. 복수의 서브-화소 도 1을 참조하면, 각 서브-화소(SPX)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 스토리지 커패 서브-화소(SPX)에 포함된 4개의 박막 트랜지스터는 각각 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 스위칭 박막 트랜지스터(T1)는 데이터 배선과 연결된 드레인 전극, 제1 노드(N1)에 연결된 소스 전극 및 게이트 구동 박막 트랜지스터(T2)는 고전위 배선(즉, Vdd배선)과 연결된 드레인 전극, 유기 발광 소자(OLED)의 애노드 스토리지 커패시터(Cst)는 제1 노드(N1)와 연결된 일 전극 및 구동 박막 트랜지스터(T2)의 소스 전극에 연결된 센싱 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T2)의 소스 전극과 연결된 드레인 전극, 래퍼런스 배선과 연 보조 박막 트랜지스터(T4)는 유기 발광 소자(OLED)의 캐소드와 전기적으로 연결된 드레인 전극, 래퍼런스 배선 도 2는 도 1의 서브-화소의 개략적인 평면도이다. 도 3은 도 2의 IIIa-IIIa' 및 IIIb-IIIb'에 대한 개략적인 단 Vdd배선(VDL)은 구동 박막 트랜지스터(T2)와 전기적으로 연결되며, 제1 전원 공급 패드부와 전기적으로 연결된 래퍼런스 배선(RL)은 센싱 박막 트랜지스터(T3) 및 보조 박막 트랜지스터(T4)와 전기적으로 연결된다. 예를 들 래퍼런스 배선(RL)은 센싱 구간(sensing time)에 구동 박막 트랜지스터(T2)의 문턱 전압을 센싱하기 위한 배선 또한, 래퍼런스 배선(RL)은 발광 구간(emission time) 동안 Vss전압을 보조 박막 트랜지스터(T4)로 전달하기 위 센싱 게이트 배선(SGL)은 센싱 박막 트랜지스터(T3)의 게이트 전극과 전기적으로 연결되며, 센싱 박막 트랜지스 도 3을 참조하면, 기판(110) 상에 구동 박막 트랜지스터(T2) 및 보조 박막 트랜지스터(T4)가 배치된다. 구동 박 구체적으로, 기판(110) 상에는 버퍼층(381)이 배치되고, 버퍼층(381) 상에 구동 박막 트랜지스터(T2)의 액티브 -11-구동 박막 트랜지스터(T2)의 액티브층(331) 및 보조 박막 트랜지스터(T4)의 액티브층(341) 상에 제1 게이트 절 도 3을 참조하면, 구동 박막 트랜지스터(T2)의 게이트 전극(332) 및 보조 박막 트랜지스터(T4)의 게이트 전극 구동 박막 트랜지스터(T2) 및 보조 박막 트랜지스터(T4)를 덮도록 평탄화층(384)이 배치된다 평탄화층(384)은 유기 발광 소자(OLED)의 애노드(351)는 평탄화층(384) 상에 배치되고, 평탄화층(384)의 컨택홀을 통해 구동 박 애노드(351)의 주변을 둘러싸도록 뱅크층(385)이 배치된다. 뱅크층(385)은 각 서브-화소(SPX)의 발광 영역을 서 애노드(351) 및 뱅크층(385) 상에 유기 발광층(352)이 배치된다. 유기 발광층(352)은 복수의 서브-화소(SPX)의 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자(OLED)의 캐소드(353)와 전기적으로 연결된 계산된 구동 박막 트랜지스터(T2)의 문턱 전압은 래퍼런스 배선과 전기적으로 연결된 보상부에 저장되고, 보상 한편, 도 4에 도시된 바와 같이, 발광 구간(te) 동안 하이 레벨(H)을 갖는 보조 게이트 전압(Vag)이 보조 게이 도 6은 본 발명의 일 실시예에 따른 유기 발괄 표시 장치의 Vss 라이징 현상이 감소되는 효과를 설명하기 위한 도 7을 참조하면, 센싱 박막 트랜지스터(T3)와 보조 박막 트랜지스터(T4)는 서로 다른 형식의 박막 트랜지스터 센싱 박막 트랜지스터(T3)의 게이트 전극과 보조 박막 트랜지스터(T4)의 게이트 전극은 서로 전기적으로 연결되 도 8은 도 7의 서브-화소의 개략적인 평면도이다. 도 9는 도 8의 IXa-IXa' 및 IXb-IXb'에 대한 개략적인 단면도 도 8을 참조하면, 센싱 박막 트랜지스터(T3)의 게이트 전극과 보조 박막 트랜지스터(T4)의 게이트 전극은 공통 센싱 박막 트랜지스터(T3)의 소스 전극 및 보조 박막 트랜지스터(T4)의 드레인 전극은 래퍼런스 배선(RL)과 전 도 9를 참조하면, 센싱 박막 트랜지스터(T3)와 보조 박막 트랜지스터(T4)는 서로 상이한 평면 상에 배치된다. 보조 박막 트랜지스터(T4)의 소스 전극(943) 및 드레인 전극(944)은 센싱 박막 트랜지스터(T3)의 액티브층(99 센싱 박막 트랜지스터(T3)의 액티브층(991) 상에 제2 게이트 절연층(986)이 배치되고, 제2 게이트 절연층(986) 도 11을 참조하면, 유기 발광 표시 장치(1100)는 기판(110) 상에 배치된 복수의 서브-화소(SPX)들, 데이터 구동 데이터 구동부(1121)는 데이터 배선을 통해 복수의 서브-화소(SPX)들 각각에 데이터 전압을 인가한다. 데이터 게이트 구동부(1122)는 게이트 배선을 통해 복수의 서브-화소(SPX)들 각각에 게이트 전압을 인가한다. 예를 들 도 12를 참조하면, 제1 서브-화소(SPX1)는 애노드(1251)와 전기적으로 분리된 아일랜드 보조 전극(1260)을 포함 한편, 제1 서브-화소(SPX1)의 아일랜드 보조 전극(1260)은 컨택 영역(CA)에서 제1 서브-화소(SPX1)의 캐소드와 도 13을 참조하면, 센싱 박막 트랜지스터(T3) 및 보조 박막 트랜지스터(T4)는 서로 상이한 형태의 박막 트랜지 또한, 센싱 박막 트랜지스터(T3)는 래퍼런스 배선과 전기적으로 연결되고, 보조 박막 트랜지스터(T4)는 하부 보 래퍼런스 배선(RL)은 센싱 박막 트랜지스터(T3)의 소스 전극과 전기적으로 연결된다. 예를 들어, 래퍼런스 배선 센싱 박막 트랜지스터(T3)의 드레인 전극은 구동 박막 트랜지스터(T2)의 소스 전극 및 유기 발광 소자의 애노드 따라서, 도 14 및 도 15에 도시된 바와 같이, 래퍼런스 배선(RL)에 인가된 전압은 센싱 박막 트랜지스터(T3)를 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자(OLED)의 캐소드(1253)와 전기적으로 또한, 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치는 Vss전압을 전달하는 하부 보조 배선(VSL)과 전 정상적인 유기 발광 소자(OLED)의 경우, 애노드로 유입된 캐소드 센싱 전류(Ids)는 유기 발광층을 거쳐 캐소드 그러나, 유기 발광 소자(OLED)가 열화됨으로써 유기 발광 소자(OLED)에 불량이 발생된 경우, 유기 발광 소자 상술한 바와 같이, 유기 발광 소자(OLED)에 불량이 발생된 경우, 애노드와 캐소드 사이에 누설 전류가 발생되면 SPX: 서브-화소도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 구비된 서브-화소를 설명하기 위한 회로도이다. [0034]	An organic light-emitting display device according to an embodiment of the present invention includes a plurality of sub-pixels (SPX). Referring to FIG. 1 of the plurality of sub-pixels, each sub-pixel (SPX) includes a switching thin-film transistor (T1), a driving thin-film transistor (T2), a storage capacitor, and four thin-film transistors contained therein, each comprising an active layer, a gate electrode, a source electrode, and a drain electrode. The switching thin-film transistor (T1) has a drain electrode connected to a data line, a source electrode connected to a first node (N1), and a gate; the driving thin-film transistor (T2) has a drain electrode connected to a high-potential line (i.e., Vdd line) and an anode of an organic light-emitting device (OLED). The storage capacitor (Cst) is connected to one electrode and to the source electrode of the driving thin-film transistor (T2). The sensing thin-film transistor (T3) has a drain electrode connected to the source electrode of the driving thin-film transistor (T2) and is connected to a reference line. The auxiliary thin-film transistor (T4) has a drain electrode electrically connected to the cathode of the organic light-emitting device (OLED) and the reference line. FIG. 2 presents a schematic plan view of the sub-pixel in FIG. 1. FIG. 3 shows a schematic cross-sectional view for the IIIa-IIIa' and IIIb-IIIb' sections of FIG. 2. The Vdd line (VDL) is electrically connected to the driving thin-film transistor (T2), and the reference line (RL), electrically connected to the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4), for example, is used for sensing the threshold voltage of the driving thin-film transistor (T2) during the sensing time, while during emission time, the reference line (RL) delivers the Vss voltage to the auxiliary thin-film transistor (T4). The sensing gate line (SGL) is electrically connected to the gate electrode of the sensing thin-film transistor (T3), and referring to FIG. 3, the driving thin-film transistor (T2) and the auxiliary thin-film transistor (T4) are disposed on the substrate (110). Specifically, on the substrate (110), a buffer layer (381) is disposed, and the active layer of the driving thin-film transistor (T2) is on the buffer layer (381). On the active layer (331) of the driving thin-film transistor (T2) and the active layer (341) of the auxiliary thin-film transistor (T4), a first gate insulation layer is disposed, as shown in FIG. 3. A planarization layer (384) is disposed to cover the driving thin-film transistor (T2) and the auxiliary thin-film transistor (T4). The anode (351) of the organic light-emitting device (OLED) is arranged on the planarization layer (384), and through the contact hole of the planarization layer (384), the driving thin-film transistor is arranged in such a way that a bank layer (385) is provided to surround the periphery of the anode (351). The bank layer (385) defines the emission area of each sub-pixel (SPX), and an organic emission layer (352) is disposed on the anode (351) and the bank layer (385). The organic emission layer (352) constitutes part of the plurality of sub-pixels (SPX). The organic light-emitting display device according to an exemplary embodiment of the present invention further includes a compensation component storing the threshold voltage of the driving thin-film transistor (T2), connected electrically to the cathode (353) of the organic light-emitting device (OLED) and the reference line. Meanwhile, as shown in FIG. 4, during the emission period (te), a high level (H) auxiliary gate voltage (Vag) is applied to the auxiliary gate. FIG. 6 describes the effect of reducing the Vss rising phenomenon in the organic light-emitting display device according to an embodiment of the present invention. Referring to FIG. 7, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are different types of thin-film transistors; the gate electrode of the sensing thin-film transistor (T3) and the gate electrode of the auxiliary thin-film transistor (T4) are electrically connected to each other. FIG. 8 shows a schematic plan view of the sub-pixel in FIG. 7. FIG. 9 shows a schematic cross-sectional view for the IXa-IXa' and IXb-IXb' sections of FIG. 8. Referring to FIG. 8, the gate electrode of the sensing thin-film transistor (T3) and the gate electrode of the auxiliary thin-film transistor (T4) are commonly connected. The source electrode of the sensing thin-film transistor (T3) and the drain electrode of the auxiliary thin-film transistor (T4) are electrically connected to the reference line (RL). Referring to FIG. 9, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are arranged on different planes. The source electrode (943) and drain electrode (944) of the auxiliary thin-film transistor (T4) are disposed on the active layer (991) of the sensing thin-film transistor (T3). A second gate insulating layer (986) is disposed on the active layer (991) of the sensing thin-film transistor (T3), and referring to FIG. 11, the organic light-emitting display device (1100) comprises a plurality of sub-pixels (SPX) disposed on the substrate (110), wherein the data drive unit (1121) applies data voltage to each of the sub-pixels (SPX) via the data line. The gate drive unit (1122) applies gate voltage to each of the sub-pixels (SPX) via the gate line. For example, referring to FIG. 12, the first sub-pixel (SPX1) includes an island auxiliary electrode (1260) electrically separated from the anode (1251). Meanwhile, the island auxiliary electrode (1260) of the first sub-pixel (SPX1) is connected at the contact area (CA) with the cathode of the first sub-pixel (SPX1). Referring to FIG. 13, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are of different types of thin-film transistors. Additionally, the sensing thin-film transistor (T3) is electrically connected to the reference line, and the auxiliary thin-film transistor (T4) is connected to the lower auxiliary wiring. The reference line (RL) is electrically connected to the source electrode of the sensing thin-film transistor (T3). For instance, the drain electrode of the sensing thin-film transistor (T3) is connected to the source electrode of the driving thin-film transistor (T2) and the anode of the organic light-emitting device. As depicted in FIGs. 14 and 15, the voltage applied to the reference line (RL) is used to address the sensing thin-film transistor (T3). Another embodiment of the organic light-emitting display device includes the cathode (1253) of the organic light-emitting device (OLED) electrically connected, and this variant also includes an additional lower auxiliary wiring (VSL) for transmitting the Vss voltage. In the case of a normal organic light-emitting device (OLED), the cathode sensing current (Ids) that enters the anode traverses the organic emission layer to the cathode; however, when the organic light-emitting device (OLED) deteriorates and a fault occurs, a leakage current may arise between the anode and the cathode. As previously described, in the event of a fault in the organic light-emitting device (OLED), leakage current occurs between the anode and the cathode when such a condition arises. SPX: Sub-pixel FIG. 1 illustrates a circuit diagram for explaining a sub-pixel arranged in the organic light-emitting display device according to an embodiment of the present invention. [0034]	1
1020230016185	도 1은 본 발명의 전계발광 표시장치의 하나의 서브화소 영역을 나타내는 회로도이다. 도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치는 서로 교차하여 서브화소영역(SP)을 정 즉, 발광다이오드(D)를 흐르는 전류의 양은 데이터 신호의 크기에 비례하고, 발광다이오드(D)가 방출하는 빛의 도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치(100)는, 기판(110)과, 기판(110) 상부의 즉, 하판, TFT기판 또는 백플레인(backplane)으로 불리기도 하는 기판(110) 상부에는 각 화소영역(SP1, SP2, -6-여기서, 각 화소영역(SP1, SP2, SP3)은 특정한 한 종류의 컬러필터 패턴(181, 183, 185)이 형성되어, 특정한 색 예를 들어, 청색 화소영역(SP1), 적색 화소영역(SP2), 녹색 화소영역(SP3)을 포함할 수 있으나, 이에 한정되는 본 발명의 실시예에 따른 전계발광 표시장치(100)는 각 화소영역(SP1, SP2, SP3) 사이에 에어갭(AG)이 형성될 즉, 기판(110) 상에 화소영역(SP1, SP2, SP3)을 각각 구획하는 에어갭(AG)이 형성될 수 있다. 에어갭(AG)에 대 각 화소영역(SP1, SP2, SP3)에는 반도체층(122)이 형성되고, 반도체층(122) 상부에는 게이트절연층(124)이 화소 반도체층(122)에 대응되는 게이트절연층(124) 상부에는 게이트전극(126)이 형성되고, 게이트전극(126) 상부에는 반도체층(122)에 대응되는 층간절연층(128) 상부에는 서로 이격되는 소스전극(132) 및 드레인전극(130)이 형성 여기서, 각 화소영역(SP1, SP2, SP3) 별로 형성된 반도체층(122), 게이트전극(126), 소스전극(132) 및 드레인전 도 2에서는 코플라나 타입(coplanar type)의 박막트랜지스터(Td1, Td2, Td3)를 예로 들었으나, 이에 한정되는 또한, 도 2는 구동 박막트랜지스터(Td1, Td2, Td3)만 도시하고 있으나, 하나의 화소영역에 구동 박막트랜지스터 도시하지는 않았지만, 기판(110) 내면에는 서로 교차하여 각각의 화소영역(SP1, SP2, SP3)을 정의하는 게이트배 각각의 박막트랜지스터(Td1, Td2, Td3) 상부에는 보호층(134)이 형성되는데, 보호층(134)은 소스전극(132)을 노 한편, 보호층(134) 상에 오버코팅층이 배치될 수도 있으며, 이 경우, 보호층(134) 및 오버코팅층은 소스전극 여기서, 보호층(134) 및 층간절연층(128)에는 각 화소영역(SP1, SP2, SP3)을 구획하는 홀이 형성될 수 있다. 여 그리고, 보호층(134) 및 층간절연층(128)에 형성된 홀은 화소영역(SP1, SP2, SP3)을 각각 구획하는 에어갭(AG) 그리고, 각 화소영역(SP1, SP2, SP3)의 보호층(134) 상부에는 제 1 전극(141)이 배치될 수 있다. 여기서, 제 1 전극(141)은 발광부(142)에 전자 또는 정공 중 하나를 공급하기 위한 애노드(anode) 또는 캐소드 본 발명의 실시예에 따른 전계발광 표시장치(100)의 제 1 전극(141)이 애노드(anode)인 경우를 예를 들어 설명 -7-제 1 전극(141)은 인듐 틴 옥사이드(indium tin oxide: ITO)와 같은 투명도전물질의 단일층으로 형성될 수 있으 제 1 전극(141)은 보호층(134)에 형성된 제 3 콘택홀(CH3)을 통해 박막 트랜지스터(Td1, Td2, Td3)의 소스 전극 본 발명의 실시예에 따른 전계발광 표시장치(100)는 N-type 박막 트랜지스터를 일례로 제 1 전극(141)이 소스 그리고, 제 1 전극(141)에는 제 1 전극(141)의 모서리를 덮는 절연패턴(IP)이 배치될 수 있다. 즉, 제 1 전극 절연패턴(IP)은 굴절률이 1.3 내지 1.55인 실리콘 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 절연패턴(IP)은 제 1 전극(141)의 단차를 완화하여 전류효율을 향상 시킬 수 있다. 즉, 제 1 전극(141) 또한, 절연패턴(IP)은 각 화소영역(SP1, SP2, SP3)의 경계부에 대응하는 홀에 의해서 각 화소영역(SP1, SP2, 그리고, 각 화소영역(SP1, SP2, SP3) 별로 절연패턴(IP)을 분리시키는 홀은 화소영역(SP1, SP2, SP3)을 각각 구 그리고, 제 1 전극(141)과 절연패턴(IP)의 상부에는 발광부(142)가 배치될 수 있다. 여기서, 발광부(142)는 백색광을 발광할 수 있다. 즉, 발광부(142)는 제 1 및 제 2 발광층(142a, 142c)이 두 개의 스택(2 Stack) 구조로 이루질 수 있고, 제 1 여기서, 발광부(142)는 청색광을 발광하는 제 1 발광층(141a) 및 제 1 발광층(141a) 상에 배치되고, 청색과 혼 그리고, 전하 생성층(142b)은 제 1 발광층(142a) 및 제 2 발광층(142c)사이에 형성되어, 제 1 발광층(142a) 및 예를 들어, 전하 생성층(142b)은, 제 1 발광층(142a)과 인접하게 위치하여 제 1 발광층(142a)으로 전자를 주입 다만, 이와 같은 발광부(142)의 구조는 이는 일 예시이며, 이에 한정되는 것은 아니며, 3개 이상의 발광층 및 그리고, 제 1 및 제 2 발광층(142a, 142c)의 발광물질은 대략 1.8 이상의 굴절률을 갖는 유기발광물질이나 양자 여기서, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP) 내측에 배치될 수 있다. 즉, 절연패턴(IP)의 상단부는 내측으로 일정한 경사면을 가지며 돌출된 형태일 수 있으며, 제 1 전극(141) 상부 그리고, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP)의 내측 경사면에 의하여 끝단의 두께가 더 두 공개특허 10-2019-0068814 이와 같이, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP)에 의하여 다수의 화소영역(SP1, SP2, SP3) 그리고, 전하 생성층(142b), 절연패턴(IP) 및 에어갭(AG) 상부에는 제 2 발광층(142c)이 배치될 수 있다. 여기 구체적으로, 각 화소영역(SP1, SP2, SP3) 의 제 2 발광층(142c)은 절연패턴(IP), 제 1 발광층(142a), 전하 생 여기서, 각 화소영역(SP1, SP2, SP3)에 형성된 제 2 발광층(142a)의 상부로 돌출된 양 끝단은 서로 연결될 수 또한, 제 2 발광층(142c)는 돌출부(PP) 사이 영역에서는 오목한 형상을 가질 수 있다. 다만 이에 한정되는 것은 그리고, 돌출부(PP)의 하부에는 공극(孔隙)이 형성될 수 있으며, 돌출부(PP) 하부의 공극(孔隙)은 에어갭(AG)의 이와 같이, 에어갭(AG)에 의하여 각 화소영역(SP1, SP2, SP3)에 분리되어 형성된 제 1 발광층(142a) 및 전하 생 그리고, 발광부(142) 상에 발광부(142)에 전자 또는 정공 중 하나를 공급하기 위한 제 2 전극(143)이 배치될 수 여기서, 제 2 전극(143)은 애노드(anode) 또는 캐소드(cathode)일 수도 있다. 본 발명의 실시예에 따른 전계발광 표시장치(100)의 제 2 전극(143)이 캐소드(cathode)인 경우를 예를 들어 설 여기서, 제 2 전극(143)은 발광부(142)의 모폴로지(morphology)를 따라 형성된다. 즉, 제 2 전극(143)은 제 2 즉, 제 2 발광층(142c)의 형상에 따라 다수의 화소영역(SP1, SP2, SP3) 경계부에 대응하여 돌출된 부분과 돌출 이와 같이, 제 1 전극(141), 절연패턴(IP), 발광부(142) 및 제 2 전극(143)이 중첩되어 발광다이오드(D1, D2, 또한, 에어갭(AG)의 상부 끝단은 절연패턴(IP)의 상부보다 높게 위치할 수 있다 이에 따라, 발광다이오드(D1, D2, D3)의 발광부(142)에서 경사지게 출력된 광은 절연패턴(IP) 및 에어갭(AG)에 그리고, 제 2 전극(143) 상부에는 봉지층(170)이 배치될 수 있다. 공개특허 10-2019-0068814 -9-여기서, 봉지층(170)은 제 1 봉지층(171)과 제 2 봉지층(173)을 포함할 수 있다 제 1 봉지층(171)은 제 2 전극(143)의 모폴로지(morphology)를 따라 형성될 수 있다. 즉, 제 1 봉지층(171)은 여기서, 제 1 봉지층(171)은 무기막으로 이루어 질 수 있으며, 다층구조를 가질 수도 있다. 예를 들어, 제 1 봉지층(171)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질 그리고, 제 1 봉지층(171) 상부에는 제 2 봉지층(173)이 배치될 수 있다. 제 2 봉지층(173)은 유기막으로 이루어 질 수 있으며, 다층구조를 가질 수도 있다. 또한, 제 2 봉지층(173)은 평탄한 상면을 가질 수 있다. 한편, 봉지층(170) 상부에는 컬러필터층(180)이 배치될 수 있다. 즉, 제 2 봉지층(173)의 상부에는 컬러필터층 여기서, 컬러필터층(180)은 각 화소영역(SP1, SP2, SP3)에 대응하여 형성된 컬러필터 패턴(181. 183, 185)을 포 본 발명의 실시예에 따른 전계발광 표시장치(100)의 컬러필터층(180)은 컬러필터 패턴(181. 183, 185) 사이에 특히, 각 화소영역(SP1, SP2, SP3)에 형성된 절연패턴(IP)과, 각 화소영역(SP1, SP2, SP3)의 경계부에 형성된 또한, 전하 생성층(142b)이 절연패턴(IP)에 의하여 각 화소영역(SP1, SP2, SP3)에 분리되어 형성됨으로써, 인접 도 3은 본 발명의 실시예에 따른 전계발광 표시장치의 일부를 확대한 도면이다. 도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치(도 2의 100)는, 기판(110)과, 기판(110) 기판(110)과 발광다이오드(D) 사이에는 게이트절연층(124), 층간절연층(128) 및 보호층(134)이 배치될 수 있다. 여기서, 보호층(134) 및 층간절연층(128)에는 화소영역(SP)의 경계에 대응하여 홀이 형성되어 있으며, 보호층 그리고, 제 1 전극(141)에는 제 1 전극(141)의 모서리를 덮는 절연패턴(IP)이 배치될 수 있다. 즉, 제 1 전극(141)의 측면과 상면의 일부를 덮는 절연패턴(IP)이 배치될 수 있다. 여기서, 절연패턴(IP)은 보호층(134)과 접촉하는 제 1 면(S1)과, 제 1 전극(141)의 측면과 접촉하는 제 2 면 그리고, 절연패턴(IP)은 굴절률이 1.3 내지 1.55인 실리콘 산화물로 이루어질 수 있으나, 이에 한정되는 것은 또한, 절연패턴(IP)은 각 화소영역(SP)의 경계부에 대응하는 홀에 의해서 각 화소영역(SP) 별로 분리될 수 그리고, 각 화소영역(SP) 별로 절연패턴(IP)을 분리시키는 홀은 화소영역(SP)을 각각 구획하는 에어갭(AG)의 제 그리고, 제 1 전극(141)과 절연패턴(IP)의 상부에는 발광부(142)가 배치될 수 있다. 여기서, 발광부(142)는 백색광을 발광할 수 있다. 즉, 발광부(142)는 제 1 및 제 2 발광층(142a, 142c)이 두 개의 스택(2 Stack) 구조로 이루질 수 있고, 제 1 그리고, 제 1 및 제 2 발광층(142a, 142c)의 발광물질은 대략 1.8 이상의 굴절률을 갖는 유기발광물질이나 양자 여기서, 제 1 발광층(142a) 및 전하 생성층(142b)의 측면은 절연패턴(IP)의 제 4 면(S4)과 접촉할 수 있다. 즉, 제 1 발광층(142a)은 제 1 전극(141) 상부에 배치되며, 절연패턴(IP)의 제 4 면(S4)에 둘러싸인 형태일 수 그리고, 전하 생성층(142b)은 제 1 발광층(142a) 상부에 배치되며, 절연패턴(IP)의 제 4 면(S4)에 둘러싸인 형 이와 같이, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP)의 제 4 면(S4)에 둘러싸여 다수의 화소영 다만, 이에 한정되는 것은 아니며, 발광부(142)는 절연패턴(IP) 제 6 면(S6)에서 얇게 형성될 수 있으며, 발광 이에 따라, 전하 생성층(142b)에 의하여 인접한 화소로 누설전류(leakage current)가 흐르는 것을 차단할 수 있 그리고, 전하 생성층(142b), 절연패턴(IP) 및 에어갭(AG) 상부에는 제 2 발광층(142c)이 배치될 수 있다. 여기 구체적으로, 각 화소영역(SP)의 제 2 발광층(142c)은 전하 생성층(142b)의 상면, 절연패턴(IP)의 제 4 면(S4) 여기서, 각 화소영역(SP)에 형성된 제 2 발광층(142c)의 상부로 돌출된 양 끝단은 화소영역(SP)의 경계부에서 이에 따라, 제 2 발광층(142c)은 다수의 화소영역(SP) 전면에 형성될 수 있게 된다. 그리고, 제 2 발광층(142c)은 다수의 화소영역(SP)의 경계부에 각각 대응하여 돌출부(PP)가 형성될 수 있게 된 그리고, 돌출부(PP)의 하부에는 공극(孔隙)이 형성될 수 있으며, 돌출부(PP) 하부의 공극(孔隙)은 에어갭(AG)의 이와 같은 제 2 발광층(142c)의 구조는 일 예시이며, 이에 한정되는 것은 아니며 제 2 발광층(142c)은 각 화소 이와 같이, 에어갭(AG)은 보호층(134) 및 층간절연층(128)에 형성된 에어갭(AG)의 제 1 부분(A1)과, 절연패턴 즉, 에어갭(AG)은 보호층(134) 및 층간절연층(128)과 접촉하는 제 1 부분(A1)과, 절연패턴(IP)과 접촉하는 제 2 공개특허 10-2019-0068814 또한, 에어갭(AG)의 제 1 부분(A1), 제 2 부분(A2) 및 제 3 부분(A3)은 기판(110)에 수직한 제 1 축(1X)으로 그리고, 에어갭(AG)의 제 1 부분(A1) 및 제 2 부분(A2)은 일정한 폭을 가질 수 있으며, 에어갭(AG)의 제 3 부분 에어갭(AG)은 굴절률이 1.0으로 형성되나, 에어갭(AG) 이외의 1.0 내지 1.55의 굴절률을 갖는 물질이 배치될 수 이와 같은 에어갭(AG)에 의하여 다수의 화소영역(SP)을 각각 구획할 수 있게 된다. 그리고, 발광부(142) 상부에는 제 2 전극(143)이 배치될 수 있다. 여기서, 제 2 전극(143)은 발광부(142)의 모폴로지(morphology)를 따라 형성된다. 즉, 제 2 전극(143)은 제 2 이와 같이, 제 1 전극(141), 절연패턴(IP), 발광부(142) 및 제 2 전극(143)이 중첩되어 발광다이오드(D)를 이루 그리고, 제 2 전극(143) 상부에는 제 1 봉지층(171)과 제 2 봉지층(173)을 포함하는 봉지층(170)이 배치될 수 여기서, 제 1 봉지층(171)은 제 2 전극(143)의 모폴로지(morphology)를 따라 형성될 수 있으며, 제 1 봉지층 그리고, 제 2 봉지층(173)의 상부에는 컬러필터층(180)이 배치될 수 있다, 이와 같이, 본 발명의 실시예에 따른 전계발광 표시장치(도2의 100)의 컬러필터층(180)은 컬러필터 패턴(181. 특히, 각 화소영역(SP)에 형성된 절연패턴(IP)과, 각 화소영역(SP)의 경계부에 형성된 에어갭(AG)을 통하여 각 또한, 전하 생성층(142b)이 절연패턴(IP)에 의하여 각 화소영역(SP)에 분리되어 형성됨으로써, 인접한 화소로 도 4a 내지 도 4i는 도 3에 도시된 본 발명의 실시예에 따른 전계발광 표시장치의 제조방법을 개략적으로 나타 도 4a에 도시한 바와 같이, 다수의 화소영역(SP)을 포함하는 기판(110)과, 기판(110) 상부에 게이트절연층(12 도시하지는 않았지만, 각 화소영역(SP)의 제 1 전극(141)과 각각 전기적으로 연결된 박막트랜지스터가 구체적으로, 투명한 유리재질 또는 유연성이 우수한 투명한 플라스틱이나 고분자 필름 등의 절연물질로 이루어 그리고, 기판(110) 상에 PECVD(Plasma Enhanced Chemical VaporDeposion)등의 증착 방법 통해 무기 절연 물질 그리고, 게이트절연층(124) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀 리스 코팅(Spinless Coating) 등의 방 그리고, 보호층(134) 전면에 ITO 또는 IZO와 같은 투명 도전성 물질층 또는 반사율이 높은 금속물질층을 형성하 다음으로, 도 4b에 도시한 바와 같이, 제 1 전극(141)이 형성된 보호층(134) 전면에 실리콘산화막 등으로 이루 이때, 절연물질층(IL)의 굴절률은 1.3 내지 1.55일 수 있다. 다음으로, 도 4c에 도시한 바와 같이, 포토 레지스터층을 절연물질층(IL)상에 형성하고, 마스크 패턴을 이용한 이때, 포토 레지스트 패턴(PR)은 이웃하는 제 1 전극(141) 사이 및 제 1 전극(141) 끝단과 중첩되도록 다음으로 도 4d에 도시한 바와 같이, 포토 레지스트 패턴(PR)이 형성된 절연물질층(IL)을 RIE(Radiative Ion 이때, 절연물질 패턴(IPL)의 내측면은 제 1 전극(141)의 상면에 대해 경사를 갖는 정테이퍼 형상을 가지도록 형 다음으로, 도 4e에 도시한 바와 같이, 포토 레지스터층을 제 1 전극(141) 및 절연물질 패턴(IPL)상에 형성하고, 다음으로 도 4f에 도시한 바와 같이, 포토 레지스트 패턴(PR)이 형성되지 않은 영역을 식각하고, 스트립 공정을 이에 따라, 각 화소영역(SP) 별로 분리되며, 제 1 전극(141)의 측면 및 상면 일부를 덮는 절연패턴(IP)을 형성 다음으로 도 4g에 도시한 바와 같이, 제 1 전극(141) 및 절연패턴(IP) 상부에 발광부(142) 및 제 2 전극(143)을 구체적으로, 기판(110) 상에 형성된 제 1 전극(141) 및 절연패턴(IP)의 모폴로지를 따라 제 1 발광층(142a), 전 자세히 도시하지 않았지만, 이를 위해 우선, 절연패턴(IP)에 의하여 둘러싸인 제 1 전극(141) 상부에 제 1 정공 이때, 제 1 정공주입층과 제 1 정공수송층 중 어느 하나의 층은 생략될 수 있다. 제 1 전자수송층 상부에는 전자의 주입을 원활하게 하기 위하여 전자주입층이 더욱 형성될 수 있다. 전하 생성층(142b)은 전자를 발생시키기 위한 N층과 정공을 발생시키기 위한 P층을 포함할 수 있다. 이후, 전하 생성층(142b) 위에는 전하 생성층(142b) 및 절연패턴(IP)을 덮도록 하나의 발광층 또는 적어도 2개 예를 들어, 전하생성층(142b) 및 절연패턴(IP) 위에 제 2 정공주입층, 제 2 정공수송층, 적색 및 녹색 발광층, 이때, 제 2 정공주입층과 제 2 정공수송층 중 어느 하나의 층은 생략될 수 있다. 전술한 바와 같이 본 발명이 이와 같은 2스택 구조에만 한정되는 것은 아니며, 2스택 구조 이외에 3스택이나 n 한편, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP)과 제 1 전극(141)의 단차에 의하여 각 화소영역 공개특허 10-2019-0068814 또한, 제 1 발광층(142a) 및 전하 생성층(142b)은 절연패턴(IP)의 상면을 덮으며, 절연물질 패턴(IPL)에 다수의 그리고, 제 1 발광층(141a) 및 전하 생성층(142b) 상부에 배치되는 제 2 발광층(142c)은 증착되는 두께에 의해 이에 따라, 다수의 화소영역(SP) 각각에 분리된 제 1 발광층(141a) 및 전하 생성층(142b)과 다수의 화소영역 그리고, 절연패턴(IP)의 형상에 의하여 제 2 발광층(142c)은 다수의 화소영역(SP)의 경계부에 각각 대응하는 돌 이에 따라, 절연패턴(IP) 및 보호층(134) 및 층간절연층(128)에 형성된 홀(H)의 상부에 제 2 발광층(142c)이 형 다음으로, 제 2 발광층(143c)의 돌출부(PP)를 포함하는 모폴로지(morphology)를 따라 형성되는 도전막으로 이루 도전막은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 이에 따라, 제 1 전극(141), 발광부(142), 제 2 전극(143) 및 절연패턴(IP)로 이루어진 발광다이오드(D)가 형성 다음으로, 도 4h에 도시한 바와 같이, 제 2 전극(143) 상부에 소정의 박막 봉지층(170)으로 발광다이오드를 밀 구체적으로, 화학기상증착(CVD) 또는 원자막 증착법(Atomic Layer Deposition)을 이용하여 제 2 전극(143)의 이때, 제 1 봉지층(171)은 산화 알루미늄(AlOx)이나 실리콘(Si) 계열의 무기막으로 이루어질 수 있으며, 제 1 그리고, 제 1 봉지층(171) 상부에 상면이 평탄한 제 2 봉지층(173)을 형성한다. 이때. 제 2 봉지층(173)은 유기막으로 형성될 수 있다. 예를 들어, 아크릴계 수지, 에폭시계 수지, 폴리이미드 다음으로, 도 4i에 도시한 바와 같이, 제 2 봉지층(173) 상부에 컬러필터층(180)을 형성한다. 구체적으로, 제 2 봉지층(173) 상부에 각 화소영역(SP)에 대응되는 영역에 청색, 적색, 녹색의 컬러필터 패턴 이와 같이, 본 발명의 실시예에 따른 전계발광 표시장치(도2의 100)의 컬러필터층(180)은 컬러필터 패턴(181. 특히, 각 화소영역(SP)에 형성된 절연패턴(IP)과, 각 화소영역(SP)의 경계부에 형성된 에어갭(AG)을 통하여 각 또한, 전하 생성층(142b)이 절연패턴(IP)에 의하여 각 화소영역(SP)에 분리되어 형성됨으로써, 인접한 화소로 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특 100: 전계발광 표시장치 110: 기판도 3은 본 발명의 실시예에 따른 전계발광 표시장치의 일부를 확대한 도면이다.	Figure 1 is a circuit diagram illustrating a subpixel region of an electroluminescent display device according to the present invention. As shown in Figure 1, an electroluminescent display device according to an embodiment of the present invention includes a subpixel region (SP) where the intensity of current flowing through the light-emitting diode (D) is proportional to the magnitude of the data signal. Referring to Figure 2, the electroluminescent display device 100 according to the present invention includes a substrate 110, which is sometimes referred to as a lower plate, TFT substrate, or backplane. On the upper part of substrate 110, various pixel regions (SP1, SP2) may be demarcated, where each region may contain a specific type of color filter pattern (181, 183, 185) for specific colors?봲uch as blue pixel region (SP1), red pixel region (SP2), and green pixel region (SP3)?봳hough not limited thereto. The electroluminescent display device 100 according to the present invention may have air gaps (AG) formed between each pixel area (SP1, SP2, SP3) on substrate 110. Each pixel region (SP1, SP2, SP3) contains a semiconductor layer 122, a gate insulating layer 124 formed over the semiconductor layer 122, a gate electrode 126 formed over the gate insulating layer 124, and a source electrode 132 and a drain electrode 130 spaced apart and formed over an interlayer insulating layer 128 above the gate electrode 126. Although coplanar type thin film transistors (Td1, Td2, Td3) are exemplified in Figure 2, this is not limiting. The gate lines crossing inside substrate 110 define each pixel region (SP1, SP2, SP3), and protection layers 134 are formed over each thin film transistor (Td1, Td2, Td3) to expose the source electrode 132 or to place an over-coating layer atop. Holes can be formed in the protection layer 134 and interlayer insulating layer 128 to segment each pixel region (SP1, SP2, SP3). Furthermore, a first electrode 141 can be placed over the protection layer 134 in each pixel region (SP1, SP2, SP3). The first electrode 141, which functions as an anode or cathode, is an example of the embodiment where the first electrode 141 is an anode. The first electrode 141 may be formed of a single layer of a transparent conductive material, such as indium tin oxide (ITO). It connects electrically to the source electrode of the N-type thin film transistor via a contact hole CH3 formed in the protective layer 134. An insulating pattern IP, which can be made of silicon oxide with a refractive index of 1.3 to 1.55, may cover the edges of the first electrode 141 to enhance current efficiency and mitigate the steps at the first electrode. This insulating pattern IP is separated by holes corresponding to the boundaries of each pixel region (SP1, SP2, SP3). The light-emitting unit 142 is then placed over the first electrode 141 and the insulating pattern IP, capable of emitting white light. The light-emitting unit 142 may have a two-stack structure comprising a first light-emitting layer 142a which emits blue light and is overlaid on a charge generation layer 142b formed between first and second light-emitting layers 142a and 142c. Although described herein is a charge generation layer 142b having an electron injection and a hole generation layer for adjacent pixels, the light-emitting unit 142 can include more than three emitting layers allowing greater variation. The second light-emitting layer 142c, exhibiting a concave shape between protrusions PP, may include quantum dots or organic emissive materials with a refractive index of approximately 1.8 or greater. These structures, separated by insulating pattern IP and airgap AGs, may be designed to reduce leakage current to adjacent pixels. Meanwhile, a second electrode 143, formed to accompany the morphology of the light-emitting unit 142, may be placed over the light-emitting unit 142 supplying either electrons or holes. A capping layer 170, which includes a first encapsulation layer 171 and a second encapsulation layer 173, can be formed atop the second electrode 143. The first layer 171 can be an inorganic film, while the second layer 173 may be an organic film having a flat top surface. The color filter layer 180 is then positioned above the encapsulation layer 170, corresponding to individual pixel regions (SP1, SP2, SP3) following color filter patterns 181, 183, 185. The color filter layer of the electroluminescent display device 100 according to the present invention allows effective isolation of adjacent pixels through the insulating pattern IP and the airgap AG, where the charge generation layer 142b is precisely formed to avoid current leakage therebetween. Figure 3 depicts an enlarged view of a portion of the electroluminescent display device according to the embodiment of the present invention. As illustrated, a gate insulating layer 124, an interlayer insulating layer 128, and a protection layer 134 are placed between the substrate 110 and the light-emitting diode D. The protection and interlayer insulating layers have aligned holes at the boundaries, and the first electrode 141 is covered by an insulating pattern IP adjacent to the side surfaces, formed of silicon oxide or other materials with the described refractive index range. Through these detailed structures, the isolating pattern IP and airgap AG allow effective subdivisions and prevent inter-pixel interference in the electroluminescent display 100.	1
1020170168985	그리고, 상기 버퍼층(120)은 복수층의 무기막으로 예를 들어, 산화막, 질화막, 산화질화막 혹은 금속 산화막일 상기 박막 트랜지스터 어레이(TFT array)의 화소 내 박막 트랜지스터(TFT)는, 버퍼층(120) 상의 액티브층(122)도 1은 본 발명의 유기 발광 소자를 나타낸 단면도 [0017]	The buffer layer (120) comprises a plurality of inorganic layers, such as, for instance, an oxide layer, nitride layer, oxynitride layer, or a metal oxide layer. The thin-film transistor (TFT) within the pixel of the thin-film transistor array (TFT array) includes an active layer (122) located on the buffer layer (120). Figure 1 illustrates a cross-sectional view of the organic light-emitting device according to the present invention. [0017]	1
1020150190847	도 18a 내지 도 18c는 노이즈 측정 구간 동안 센싱부에 동시에 연결되는 MUX 채널 개수에 따라 하나의 주파수에	FIGS. 18a to 18c illustrate a scenario in which the number of MUX channels connected simultaneously to the sensing unit during a noise measurement interval is associated with a single frequency.	1
1020160083085	본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 본 출원의 일 예를 설명하는 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관 제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되 "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 -8-본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하에서는 본 출원에 따른 디스플레이 장치 및 이를 이용한 컴퓨팅 장치의 예를 첨부된 도면을 참조하여 상세 도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 본 예에 따른 디스플레이 장치는 디스플레이 모듈(100), 진동 플레이트(200), 진동 모듈 상기 디스플레이 모듈(100)은 영상을 표시하는 디스플레이 패널(110)을 포함한다. 일 예에 따른 디스플레이 모 상기 디스플레이 패널(110)은 액정 디스플레이 패널, 발광 디스플레이 패널, 전기 영동 디스플레이 패널, 마이 상기 진동 플레이트(200)는 디스플레이 모듈(100)에 결합된다. 일 예에 따른 진동 플레이트(200)는 디스플레이 본 출원에 따른 진동 플레이트(200)는 알루미늄(Al) 재질, 마그네슘(Mg) 재질, 알루미늄(Al) 합금 재질, 마그네 본 출원에 따른 진동 플레이트(200)는 알루미늄(Al) 재질, 마그네슘(Mg) 재질, 알루미늄(Al) 합금 재질, 마그네 일 예에 따른 진동 플레이트(200)는 제 1 에어 갭(AG1)을 사이에 두고 플레이트 고정 부재(250)를 매개로 디스 본 출원에 따른 진동 플레이트(200)는 플레이트 고정 부재(250)와 진동 모듈(300) 사이에 배치된 연통부(210)를 상기 연통부(210)는 디스플레이 모듈(100)의 두께 방향(Z)을 따라 진동 플레이트(200)를 수직 관통하도록 형성 상기 플레이트 고정 부재(250)는 진동 플레이트(200)의 가장자리와 디스플레이 모듈(100)의 후면 사이에 개재됨 공개특허 10-2019-0070567 일 예에 따른 플레이트 고정 부재(250)는 양면 접착 테이프 또는 접착 수지일 수 있다. 양면 접착 테이프는 일 상기 진동 모듈(300)은 진동 플레이트(200)에 배치되고, 입력되는 음향 구동 신호(또는 진동 구동 신호)에 따라 상기 제 1 진동 발생 소자(310)는 소자 접착 부재(350)를 매개로 진동 플레이트(200)의 일측에 부착된다. 상기 일 예에 따른 제 1 진동 발생 소자(310) 및 제 2 진동 발생 소자(330) 각각은 제 1 에어 갭(AG1)을 사이에 두고 선택적으로, 일 예에 따른 제 1 진동 발생 소자(310) 및 제 2 진동 발생 소자(330) 각각은 시스템 후면 커버 일 예에 따른 제 1 진동 발생 소자(310) 및 제 2 진동 발생 소자(330) 각각은 압전 효과(piezoelectric 상기 압전 물질층은 전계에 의해 진동을 발생하는 압전 물질을 포함한다. 여기서, 압전 물질은 외력에 의해 결 일 예에 따른 압전 물질층은 고분자 재료의 압전 물질, 박막 재료의 압전 물질, 복합 재료의 압전 물질, 또는 일 예에 따른 제 1 전극과 제 2 전극은 압전 물질층을 사이에 두고 서로 중첩되도록 마련된다. 제 1 전극과 제 이와 같은, 제 1 진동 발생 소자(310) 및 제 2 진동 발생 소자(330) 각각은 상대적으로 작은 면적을 가짐에 따 상기 시스템 후면 커버(700)는 진동 모듈(300)이 결합된 진동 플레이트(200)와 디스플레이 모듈(100)을 수납한 일 예에 따른 시스템 후면 커버(700)는 바닥 구조물(710) 및 측벽 구조물(730)을 포함할 수 있다. 상기 바닥 구조물(710)은 디스플레이 장치의 후면에 위치하는 최외곽 후면 구조물로서, 디스플레이 모듈(100)의 상기 측벽 구조물(730)은 디스플레이 장치의 측면에 위치하는 최외곽 측면 구조물로서, 바닥 구조물(710)의 가 일 예에 따른 시스템 후면 커버(700)는 후면음 가이드 부재(750)를 더 포함할 수 있다. 상기 후면음 가이드 부재(750)는 바닥 구조물(710)과 측벽 구조물(730)의 모서리 부분으로부터 돌출되거나 바닥 본 예에 따른 디스플레이 장치는 완충 부재(500)를 더 포함할 수 있다. 상기 완충 부재(500)는 진동 모듈(300)의 주변에 위치하도록 진동 플레이트(200)에 설치된다. 일 예에 따른 완 일 예에 따른 완충 부재(500)는 진동 모듈(300), 예를 들면 제 1 진동 발생 소자(310) 및 제 2 진동 발생 소자 이와 같은, 본 예에 따른 디스플레이 장치는 입력되는 음향 구동 신호에 따른 진동 모듈(300)의 진동과 함께 진 따라서, 본 예에 따른 디스플레이 장치는 디스플레이 패널(110)의 진동에 의해 발생되는 패널 음향(PSW)과 진동 공개특허 10-2019-0070567 도 2는 본 출원의 일 예에 따른 컴퓨팅 장치를 설명하는 도면이고, 도 3은 도 2에 도시된 선 I-I'의 단면을 나 도 3 내지 도 5를 참조하면, 본 출원의 일 예에 따른 컴퓨팅 장치는 시스템 본체(10), 힌지부(20), 및 힌지부 상기 시스템 본체(10)는 메인 보드, 메인 보드에 실장된 각종 회로, 각종 저장 매체, 주변 장치, 키보드, 및 전 상기 힌지부(20)는 시스템 본체(10)와 디스플레이 장치(30) 간에 설치되어 디스플레이 장치(30)의 하측을 회전 상기 디스플레이 장치(30)는 힌지부(20)에 회전 가능하게 설치되어 시스템 본체(10)의 상면을 덮거나 힌지부 일 예에 따른 디스플레이 장치(30)는 디스플레이 모듈(100), 진동 플레이트(200), 진동 모듈(300), 시스템 후면 상기 디스플레이 모듈(100)은 디스플레이 패널(110), 패널 구동 회로부(120), 백라이트 유닛(130), 패널 가이드 상기 디스플레이 패널(110)은 백라이트 유닛(130)으로부터 조사되는 광을 이용하여 영상을 표시하는 것으로, 하 상기 하부 기판(111)은 박막 트랜지스터 어레이 기판으로서, 복수의 게이트 라인과 복수의 데이터 라인에 의해 하부 기판(111)은 제 1 가장자리에 마련된 패드부, 및 제 2 가장자리에 마련된 게이트 구동 회로를 더 상기 게이트 구동 회로는 복수의 게이트 라인과 일대일로 연결되도록 하부 기판(111)의 제 1 가장자리에 내장 상기 상부 기판(113)은 컬러필터 어레이 기판으로서, 하부 기판(111)에 형성된 각 화소 영역에 중첩되는 개구 상기 액정층은 하부 기판(111) 및 상부 기판(113) 사이에 개재되는 것으로, 각 화소마다 화소 전극에 인가되는 상기 하부 편광 부재(115)는 하부 기판(111)의 하면에 부착되어 백라이트 유닛(130)으로부터 입사되는 광을 제 상기 상부 편광 부재(117)는 상부 기판(113)의 상면에 부착되어 상부 기판(113)을 투과하여 외부로 방출되는 광 이와 같은, 디스플레이 패널(110)은 각 화소별로 인가되는 데이터 전압과 공통 전압에 의해 각 화소마다 형성되 상기 패널 구동 회로부(120)는 디스플레이 패널(110)에 마련된 패드부에 연결되어 시스템 본체(10)로부터 공급 상기 복수의 데이터 연성 회로 필름(121) 각각은 필름 부착 공정에 의해 디스플레이 패널(110)의 하부 기판 상기 복수의 데이터 구동 집적 회로(123) 각각은 복수의 데이터 연성 회로 필름(121) 각각에 개별적으로 실장된 상기 인쇄 회로 기판(125)은 복수의 데이터 연성 회로 필름(121)과 연결된다. 인쇄 회로 기판(125)은 타이밍 상기 타이밍 제어 회로(127)는 인쇄 회로 기판(125)에 실장되고, 인쇄 회로 기판(125)의 유저 커넥터(125a)를 추가적으로, 패널 구동 회로부(120)는 복수의 데이터 연성 회로 필름 및 복수의 게이트 구동 집적 회로를 더 포 상기 백라이트 유닛(130)은 디스플레이 패널(110)의 후면에 배치되고 디스플레이 패널(110)의 후면에 광을 조사 상기 도광판(131)은 디스플레이 패널(110)과 중첩되도록 배치되고 일측벽에 마련된 입광면을 포함한다. 도광판 상기 광원부(133)는 도광판(131)에 마련된 입광면에 광을 조사한다. 일 예에 따른 광원부(133)는 광원용 인쇄 상기 반사 시트(135)는 도광판(131)의 후면을 덮는다. 이러한 반사 시트(135)는 도광판(131)으로부터 입사되는 상기 광학 시트부(137)는 도광판(131)의 전면(前面)에 배치되어 도광판(131)으로부터 출광되는 광의 휘도 특성 상기 패널 가이드(140)는 지지 커버(150)에 수납되고, 광원부(133)를 지지하면서 디스플레이 패널(110)의 후면 상기 후면 커버(150)는 패널 가이드(140)를 지지한다. 후면 커버(150)는 금속 재질 또는 플라스틱 재질로 이루 일 예에 따른 후면 커버(150)는 커버 플레이트(151) 및 커버 측벽(153)을 포함한다. 상기 커버 플레이트(151)는 백라이트 유닛(130)의 후면을 덮음으로써 백라이트 유닛(130)의 반사 시트(135)를 상기 커버 측벽(153)은 커버 플레이트(151)의 전면(前面) 가장자리로부터 수직하게 마련되어 패널 가이드(140) 일 예에 따른 커버 플레이트(151)는 디스플레이 패널(110)의 후면 가장자리 또는 백라이트 유닛(130)의 후면 가 본 예에 따른 디스플레이 모듈(100)은 차광 부재(160)를 더 포함한다. 차광 부재(160)는 광원부(133)에 인접한 본 예에 따른 디스플레이 모듈(100)은 패널 결합 부재(170)를 더 포함할 수 있다. 패널 결합 부재(170)는 디스 이와 같은, 디스플레이 모듈(100)은 백라이트 유닛(130)으로부터 디스플레이 패널(110)에 제공되는 광을 이용하 상기 진동 플레이트(200)는 디스플레이 모듈(100)의 후면에 결합된다. 진동 플레이트(200)는 제 1 에어 갭 상기 플레이트 고정 부재(250)는 지지 커버(150)의 커버 플레이트(151)와 진동 플레이트(200) 사이에 개재된 것 상기 진동 모듈(300)은 지지 커버(150)의 개구부(151a)를 통해 백라이트 유닛(130)의 반사 시트(135)와 마주하 본 예에 따른 진동 플레이트(200)는 디스플레이 모듈(100)의 후면 중간부를 사이에 두고 서로 나란한 제 1 후면 본 예에 따른 진동 플레이트(200)는 플레이트 고정 부재(250)와 진동 모듈(300) 사이에 배치된 연통부(210)를 제 1 예에 따른 연통부(210)는 디스플레이 모듈(100)의 제 1 길이 방향(X)을 기준으로, 제 1 및 제 2 진동 발생 상기 복수의 제 1 연통홀(211, 212) 중 일부(211)는 진동 플레이트(200)의 제 1 측벽(201)에 인접한 진동 플레 일 예에 따른 복수의 제 1 연통홀(211, 212) 각각은 디스플레이 모듈(100)의 제 1 길이 방향(X)과 나란한 단변, 이와 같은 제 1 예에 따른 연통부(210)는, 전술한 바와 같이, 진동 플레이트(200)의 전면(前面) 상에 마련된 제 상기 시스템 후면 커버(700)는 진동 모듈(300)이 결합된 진동 플레이트(200)와 디스플레이 모듈(100)을 수납한 상기 바닥 구조물(710)은 디스플레이 장치의 후면에 위치하는 최외곽 후면 구조물로서, 지지 커버(150)의 후면 상기 측벽 구조물(730)은 디스플레이 장치의 측면에 위치하는 최외곽 측면 구조물로서, 바닥 구조물(710)의 가 일 예에 따른 시스템 후면 커버(700)는 후면음 가이드 부재(750)를 더 포함할 수 있다. 상기 후면음 가이드 부 상기 시스템 전면 커버(900)는 디스플레이 패널(110)의 전면 가장자리와 보더 갭(BG)을 덮도록 배치된다. 시스 일 예에 따른 시스템 전면 커버(900)는 보더 갭(BG)과 중첩되는 적어도 하나의 음향 배출부(910)를 포함할 수 본 예에 따른 디스플레이 장치는 완충 부재(500)를 더 포함한다. 상기 완충 부재(500)는 진동 발생 소자(310, 이와 같은, 본 출원의 일 예에 따른 컴퓨팅 장치는 디스플레이 패널(110)의 진동에 의해 발생되는 패널 음향 그리고, 본 출원의 일 예에 따른 컴퓨팅 장치는 시스템 본체(10)에 내장된 스피커 없이도 디스플레이 패널(11 도 6은 본 출원의 일 예에 있어서, 시스템 본체와 인쇄 회로 기판 및 진동 모듈의 회로 연결 구조를 설명하는 도 6을 도 2와 결부하면, 본 일 예에 따른 컴퓨팅 장치는 시스템 본체(10)에서 음향 구동 신호를 생성하여 디스 본 예에 따른 시스템 본체(10)의 메인 보드(15)는 음향 처리 회로(15a), 오디오 앰프(15b), 비디오 처리 회로 상기 음향 처리 회로(15a)는 중앙 제어 회로의 제어에 따라 디지털 사운드 데이터로부터 음향 신호를 생성한다. 상기 오디오 앰프(15b)는 음향 처리 회로(15a)로부터 공급되는 음향 신호를 증폭하여 음향 구동 신호를 생성한 일 예에 따른 음향 구동 신호는 정극성의 좌측 음향 구동 신호와 부극성의 좌측 구동 신호를 갖는 좌측 음향 구 상기 비디오 처리 회로(15c)는 영상 소스로부터 비디오 데이터를 생성하여 시스템 커넥터(15d)로 출력한다. 시스템 커넥터(15d)는 디스플레이 신호 단자들 및 오디오 신호 단자들을 포함한다. 여기서, 디스플레이 신호 시스템 커넥터(15d)는 유저 케이블(190)을 통해서 디스플레이 모듈(100)의 인쇄 회로 기판(125)에 연결된다. 상기 디스플레이 모듈(100)의 인쇄 회로 기판(125)은 유저 커넥터(125a), 제 1 음향 출력 커넥터(125b), 및 제 상기 유저 커넥터(125a)는 유저 케이블(190)을 통해서 메인 보드(15)의 시스템 커넥터(15d)에 연결되고, 유저 상기 제 1 음향 출력 커넥터(125b)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 유저 커넥터 -17-상기 제 2 음향 출력 커넥터(125c)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 유저 커넥터 이와 같은, 본 예는 디스플레이 모듈(100)과 메인 보드(15) 간에 연결되는 유저 케이블(190)과 디스플레이 모듈 그리고, 진동 모듈(300)의 플렉서블 회로 케이블(312, 332)은 디스플레이 모듈(100)의 인쇄 회로 기판(125)과 도 7은 본 출원의 다른 예에 있어서, 시스템 본체와 인쇄 회로 기판 및 진동 모듈의 회로 연결 구조를 설명하는 도 7을 도 2와 결부하면, 본 예에 따른 컴퓨팅 장치는 디스플레이 모듈(100)에서 음향 구동 신호를 생성하여 진 본 예에 따른 시스템 본체(10)의 메인 보드(15)는 음향 처리 회로(15a), 비디오 처리 회로(15c), 및 시스템 커 상기 디스플레이 모듈(100)의 인쇄 회로 기판(125)은 유저 커넥터(125a), 제 1 오디오 앰프(128), 제 2 오디오 상기 유저 커넥터(125a)는 유저 케이블(190)을 통해서 메인 보드(15)의 시스템 커넥터(15d)에 연결되고, 유저 상기 제 1 오디오 앰프(128)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 유저 커넥터(125a)에 연 상기 제 2 오디오 앰프(129)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 유저 커넥터(125a)에 연 공개특허 10-2019-0070567 상기 제 1 음향 출력 커넥터(125b)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 제 1 오디오 앰프 상기 제 2 음향 출력 커넥터(125c)는 인쇄 회로 기판(125)에 마련된 신호 전송 라인을 통해서 제 2 오디오 앰프 이와 같은, 본 예는 음향 구동 신호를 생성하는 오디오 앰프(128, 129)를 인쇄 회로 기판(125)에 실장함으로써 도 8은 도 2에 도시된 선 I-I'의 다른 단면도로서, 이는 도 3 및 도 4에 도시된 진동 모듈의 배치를 변경하여 도 8을 도 2와 결부하면, 본 예에 따른 컴퓨팅 장치에서, 진동 모듈(300)의 제 1 진동 발생 소자(310) 및 제 2 이와 같은, 본 예는 도 3 내지 도 7에 컴퓨팅 장치와 동일한 효과를 제공하면서 진동 모듈(300)이 진동 플레이 도 9는 도 2에 도시된 선 I-I'의 또 다른 단면도로서, 이는 도 3 및 도 4에 도시된 디스플레이 장치의 구성을 도 9를 도 2와 결부하면, 본 예에 따른 컴퓨팅 장치에서, 디스플레이 장치(30)는 디스플레이 모듈(100), 진동 디스플레이 모듈(100)은 시스템 후면 커버(700)에 수납되어 영상을 표시한다. 일 예에 따른 디스플레이 모듈 상기 디스플레이 패널(110)은 발광 디스플레이 패널일 수 있다. 일 예에 따른 디스플레이 패널(110)은 복수의 상기 복수의 화소 각각은 화소 구동 라인들에 의해 마련된 화소 영역에 각각 마련된다. 이러한 복수의 화소 각 공개특허 10-2019-0070567 상기 봉지층(114)은 외부충격으로부터 박막 트랜지스터 및 발광 소자 등을 보호하고, 수분이 발광 소자로 침투 상기 광학 필름(116)은 투명 점착 부재를 매개로 하여 봉지층(114)의 상면에 부착된다. 이러한 광학 필름(11 본 예에 따른 디스플레이 패널(110)은 봉지층(114)과 광학 필름(116) 사이에 개재된 배리어층 및 터치 전극층을 본 예에서, 상기 봉지층(114)은 화소 어레이(112)를 둘러싸는 충진재를 매개로 화소 어레이 기판(111)에 부착되 상기 패널 구동 회로부는 디스플레이 패널(110)에 마련된 패드부에 연결되어 시스템 본체(10)로부터 공급되는 상기 진동 플레이트(200)는 디스플레이 모듈(100)의 후면에 결합된다. 진동 플레이트(200)는 제 1 에어 갭 상기 진동 모듈(300)은 소자 접착 부재(350)를 매개로 진동 플레이트(200)의 전면에 부착되거나, 도 8에 도시된 상기 진동 모듈(300)의 주변에는, 전술한 바와 같이, 완충 부재(500)가 설치될 수 있다. 상기 시스템 후면 커버(700)는 디스플레이 모듈(100)과 디스플레이 모듈(100)에 결합된 진동 플레이트(200)를 상기 시스템 전면 커버(900)는, 전술한 바와 같이, 사각 프레임 형태로 형성되어 디스플레이 패널(110)의 전면 이와 같은, 본 예에 따른 컴퓨팅 장치는 도 2 내지 도 7에 도시된 컴퓨팅 장치와 동일한 효과를 가질 수 있다. 도 10 내지 도 13은 본 출원에 따른 제 2 내지 제 5 예에 따른 연통부를 설명하는 도면이다. 먼저, 도 10을 도 5와 결부하면, 제 2 예에 따른 연통부(210)는 복수의 제 1 연통홀(211, 212), 및 중간 연통홀 상기 복수의 제 1 연통홀(211, 212)은 디스플레이 모듈(100)의 제 1 길이 방향(X)을 기준으로, 제 1 및 제 2 진 상기 중간 연통홀(213)은 복수의 제 1 연통홀(211, 212)과 나란하면서 제 1 및 제 2 진동 발생 소자(310, 330) 이와 같은, 제 2 예에 따른 연통부(210)는 제 1 및 제 2 진동 발생 소자(310, 330) 사이에 배치된 중간 연통홀 다음으로, 도 11을 도 5와 결부하면, 제 3 예에 따른 연통부(210)는 복수의 제 1 연통홀(211, 212), 중간 연통 상기 복수의 제 1 연통홀(211, 212)과 상기 중간 연통홀(213) 각각은 도 10과 동일하므로, 이에 대한 중복 설명 상기 복수의 제 2 연통홀(214, 215)은 디스플레이 모듈(100)의 제 2 길이 방향(Y)을 기준으로, 제 1 및 제 2 진 그리고, 복수의 제 1 연통홀(211, 212)의 일부(211)는 제 1 진동 발생 소자(310)를 기준으로 좌측에 배치될 수 제 3 예에 따른 연통부(210)에서, 중간 연통홀(213)은 생략 가능하다. 이와 같은, 제 3 예에 따른 연통부(210)는 복수의 제 1 연통홀(211, 212)과 중간 연통홀(213) 및 복수의 제 2 다음으로, 도 12를 도 5와 결부하면, 제 4 예에 따른 연통부(210)는 복수의 연통홀(216)을 포함할 수 있다. 상기 복수의 연통홀(216)은 진동 플레이트(200)의 가장자리(EA1, EA2, EA3, EA4)를 따라 배치될 수 있다. 예를 이와 같은, 제 4 예에 따른 연통부(210)는 진동 플레이트(200)의 가장자리(EA1, EA2, EA3, EA4)를 따라 일정한 -21-다음으로, 도 13을 도 5와 결부하면, 제 5 예에 따른 연통부(210)는 복수의 연통홀(216), 및 복수의 중간 연통 상기 복수의 연통홀(216)은 도 12와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다. 상기 복수의 중간 연통홀(217)은 디스플레이 모듈(100)의 제 2 길이 방향(Y)을 따라 제 1 및 제 2 진동 발생 소 일 예에 따른 복수의 중간 연통홀(217) 각각은 원 형태를 가질 수 있으나, 이에 한정되지 않고, 연통홀(216)과 이와 같은, 제 5 예에 따른 연통부(210)는 진동 플레이트(200)의 가장자리(EA1, EA2, EA3, EA4)를 따라 일정한 도 14 및 도 15는 본 출원의 제 6 및 제 7 예에 따른 연통부를 설명하는 도면이다. 먼저, 도 14를 참조하면, 본 출원의 제 6 예에 따른 연통부(210)는 복수의 연통홀(216), 및 복수의 주변 연통홀 상기 복수의 연통홀(216)은 도 12와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다. 상기 복수의 주변 연통홀(218)은 제 1 및 제 2 진동 발생 소자(310, 330) 각각을 둘러싸도록 제 1 및 제 2 진동 이와 같은, 본 출원의 제 6 예에 따른 연통부(210)는 제 1 및 제 2 진동 발생 소자(310, 330) 각각에 인접한 복 다음으로, 도 15를 참조하면, 본 출원의 제 7 예에 따른 연통부(210)는 복수의 연통홀(216), 복수의 주변 연통 상기 복수의 연통홀(216)은 도 12와 동일하고, 복수의 중간 연통홀(217)은 도 13과 동일하며, 복수의 주변 연통 이와 같은, 본 출원의 제 7 예에 따른 연통부(210)는 제 1 및 제 2 진동 발생 소자(310, 330) 각각에 인접한 복 도 16은 본 출원의 다른 예에 따른 컴퓨팅 장치를 나타내는 사시도이다. 도 16을 참조하면, 본 출원의 다른 예에 따른 컴퓨팅 장치는 도 3 내지 도 13에 도시된 본 출원의 일 예에 따른 따라서, 본 출원의 다른 예에 따른 컴퓨팅 장치는 시스템 본체(10)에 탑재된 내장 스피커에 의해 시스템 본체 공개특허 10-2019-0070567 이상과 같은, 도 1 내지 도 16에 도시된 본 출원에 따른 컴퓨팅 장치에서, 디스플레이 장치(30)는, 도 17에 도 도 18은 본 출원의 일 예에 따른 컴퓨팅 장치와 비교 예 1 및 비교 예 2의 컴퓨팅 장치 간의 음향 출력 특성을 도 18에서 알 수 있듯이, 제 3 그래프(G3)에 따른 본 출원의 컴퓨팅 장치는 제 1 그래프(G1)에 따른 비교 예 1 도 19는 본 출원의 일 예에 따른 디스플레이 장치 및 이를 이용한 컴퓨팅 장치에 있어서, 제 1 에어 갭의 크기 도 19에서 알 수 있듯이, 제 1 에어 갭의 크기가 증가할수록 중음역대 주파수(800 ~ 5kHz)에서의 음압 특성이 도 20은 본 출원의 제 1 내지 제 3 예에 따른 진동 플레이트, 및 연통부를 갖지 않는 비교 예에 따른 진동 플레 도 20에서 알 수 있듯이, 본 출원의 제 1 예에 따른 진동 플레이트의 음향 출력 특성(G1)은 비교 예에 따른 진 -23-따라서, 본 출원에 따른 디스플레이 장치 및 이를 이용한 컴퓨팅 장치는 진동 플레이트에 결합된 진동 발생 소 도 21은 본 출원의 제 4 내지 제 7 예에 따른 진동 플레이트 각각에 대한 음향 출력 특성을 비교하여 나타내는 도 21에서 알 수 있듯이, 본 출원의 제 4 및 제 5 예에 따른 진동 플레이트의 음향 출력 특성(G3, G4)은 본 출 따라서, 본 출원에 따른 디스플레이 장치 및 이를 이용한 컴퓨팅 장치는 진동 플레이트의 가장자리를 따라 복수 본 출원에 예에 따른 디스플레이 장치 및 이를 이용한 컴퓨팅 장치는 데스크탑 PC(desktop PC), 랩탑 PC(laptop 본 출원에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다. 본 출원의 일 예에 따른 디스플레이 장치는 영상을 표시하는 디스플레이 패널을 갖는 디스플레이 모듈, 제 1 에 본 출원의 일 예에 따르면, 진동 플레이트는 제 1 에어 갭을 사이에 두고 플레이트 고정 부재를 매개로 디스플 본 출원의 일 예에 따르면, 연통부는 진동 플레이트의 가장자리에 배치될 수 있다. 본 출원의 일 예에 따르면, 연통부는 진동 플레이트의 가장자리를 따라 배치된 복수의 연통홀을 포함할 수 본 출원의 일 예에 따르면, 디스플레이 모듈은 제 1 후면 영역과 제 2 후면 영역을 가지며, 진동 모듈은 디스플 본 출원의 일 예에 따르면, 연통부는 제 1 및 제 2 진동 발생 소자 사이에 배치된 중간 연통홀을 더 포함할 수 본 출원의 일 예에 따르면, 연통부는 디스플레이 모듈의 제 2 길이 방향을 따라 배치된 복수의 제 2 연통홀을 본 출원의 일 예에 따르면, 연통부는 제 1 및 제 2 진동 발생 소자 사이에 배치된 중간 연통홀을 더 포함할 수 -24-본 출원의 일 예에 따르면, 제 1 진동 발생 소자와 제 2 진동 발생 소자 각각은 압전 물질층을 포함할 수 있다. 본 출원의 일 예에 따르면, 디스플레이 모듈은 제 1 후면 영역과 제 2 후면 영역을 가지며, 진동 모듈은 디스플 본 출원의 일 예에 따르면, 제 1 진동 발생 소자와 제 2 진동 발생 소자 각각은 압전 물질층을 포함할 수 있다. 본 출원의 일 예에 따르면, 제 1 진동 발생 소자 및 제 2 진동 발생 소자 각각의 주변에 배치된 완충 부재를 더 본 출원의 일 예에 따르면, 연통부는 상기 진동 모듈을 둘러싸며 배치된 복수의 주변 연통홀을 더 포함할 수 있 본 출원의 일 예에 따르면, 연통부는 디스플레이 모듈의 제 2 길이 방향을 따라 제 1 및 제 2 진동 발생 소자 본 출원의 일 예에 따르면, 연통부는 상기 진동 모듈을 둘러싸며 배치된 복수의 주변 연통홀을 더 포함할 수 있 본 출원의 일 예에 따르면, 디스플레이 모듈은 디스플레이 패널을 지지하는 패널 가이드 및 패널 가이드를 수납 본 출원의 일 예에 따르면, 지지 커버는 디스플레이 패널의 가장자리를 제외한 나머지 부분과 중첩되는 개구부 본 출원의 일 예에 따르면, 진동 플레이트는 플레이트 고정 부재를 매개로 하여 디스플레이 패널의 후면에 배치 본 출원의 일 예에 따르면, 시스템 후면 커버는 진동 플레이트의 후면을 덮는 바닥 구조물, 및 보더 갭을 사이 본 출원의 일 예에 디스플레이 장치는 디스플레이 모듈의 전면(前面) 가장자리와 보더 갭을 덮는 시스템 전면 본 출원의 일 예에 따르면, 진동 플레이트는 알루미늄 재질, 마그네슘 재질, 알루미늄 합금 재질, 마그네슘 합 본 출원의 일 예에 따르면, 진동 플레이트는 0.1 ~ 2.0mm의 두께를 가질 수 있다. 본 출원의 일 예에 따르면, 디스플레이 모듈은 디스플레이 패널에 연결된 인쇄 회로 기판, 인쇄 회로 기판에 배 본 출원에 따른 컴퓨팅 장치는 아래와 같이 설명될 수 있다. 본 출원의 일 예에 따른 컴퓨팅 장치는 시스템 본체, 디스플레이 장치, 및 시스템 본체와 디스플레이 장치 간에 본 출원의 일 예에 따르면, 디스플레이 모듈은 디스플레이 패널에 연결된 인쇄 회로 기판, 인쇄 회로 기판에 배 본 출원의 일 예에 따르면, 시스템 본체는 음향 신호를 생성하는 음향 처리 회로 및 음향 신호를 음향 구동 신 상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 10: 시스템 본체 15: 메인 보드도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 단면도이다. [0012]	The advantages and features of this application, and the methods for achieving them, are detailed in the accompanying drawings and described with exemplary embodiments of this application, wherein the shapes, sizes, ratios, angles, numbers, etc., disclosed in the drawings explaining examples of this application are illustrative, so unless the descriptions such as "includes," "has," "consists of" do not include "only," all components shall be interpreted to include the margin of error, even in the absence of explicit description. In describing positional relationships, for example, "~on," "~above," "~below," "~next to," describe the spatial relationships between two parts, and time relations, for example, "~after," "~following," "~next," "~before," describe the temporal order. "First," "second," etc., are used to describe various components; they are not limited by these terms, but understood to include all possible combinations of at least one term from related items. The distinctive features of various examples of this application can partially or fully be combined with each other, and technical discussions herein refer to examples of display devices according to this application and computing devices utilizing them in further detail with reference to the accompanying drawings. Figure 1 is a cross-sectional view schematically illustrating a display device according to one example of this application. Referring to Figure 1, a display device according to this example includes a display module (100), a vibration plate (200), and a vibration module. The display module (100) includes a display panel (110) that displays images, where the display panel (110) may be a liquid crystal display panel, a light-emitting display panel, an electrophoretic display panel, or a similar type. The vibration plate (200) according to this example is coupled to the display module (100), and the vibration plate (200) employs materials such as aluminum (Al), magnesium (Mg), aluminum alloy, magnesium alloy, etc. The vibration plate (200) may be disposed with a first air gap (AG1) interposed between a plate fixing member (250) and a passageway (210) arranged between the plate fixing member (250) and a vibration module (300). The passageway (210) may be formed to vertically penetrate the vibration plate (200) along the thickness direction (Z) of the display module (100). The plate fixing member (250) is interposed between the edge of the vibration plate (200) and the rear of the display module (100). The plate fixing member (250) may be a double-sided adhesive tape or an adhesive resin. The vibration module (300) is arranged on the vibration plate (200) and operates according to input acoustic or vibration driving signals, where the first vibration generation element (310) is attached to one side of the vibration plate (200) via an element adhesive member (350). The first vibration generation element (310) and the second vibration generation element (330) have a first air gap (AG1) with optional positioning, each utilizing the piezoelectric effect. The piezoelectric material layers produce vibrations induced by an electric field, involving piezoelectric materials in polymer material, thin film material, composite material, or otherwise. The first and second electrodes are provided to overlap while interposing the piezoelectric material layer. Such components, including a system rear cover (700), enclose the vibration module (300) and the display module (100), forming a housing with the base structure (710) and side wall structure (730). The system rear cover (700) may further include a rear sound guide member (750), protruding from or integrated with the corner portions of the base and side wall structures. An example display device may further include a buffer member (500) surrounding the vibration module (300). According to an exemplary implementation, the display device, by coupling with vibration module-induced vibrations with display panel vibrations generated by acoustic inputs, achieves superior panel sound wave characteristics. Figures in the document are further referenced to detail examples of a computing device, where the system body houses main boards featuring sound processing circuits and devices without built-in speakers, leveraging the vibratory capabilities provided by the display panel's integration with the display device. As depicted by subsequent figures, various examples demonstrate the acoustic output characteristics of this application versus comparative models, illustrating improvements in specific frequency ranges due to increased first air gap dimensions. Comparative acoustic efficacy shown by related vibration plates, including examples incorporating edge-positioned, multiple passage holes on the vibration plates, inspires diverse applications such as desktop PCs or laptops employing the present invention's display device characteristics.	1
1020170171211	데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어 도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)이 포함된다. 센싱 트랜지스 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소 센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유 센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 도 5(a) 및 도(b)에 도시된 바와 같이, 제1서브 픽셀 내지 제3서브 픽셀(SP1 ~ SP3) 및 제1서브 픽셀 내지 제4 한편, 표시패널의 구현 및 제조 방식에 따라 서브 픽셀들의 구조나 형상 등은 다를 수 있지만, 인접하는 서브 공개특허 10-2017-0064126 도 6은 종래 구조의 문제를 설명하기 위한 서브 픽셀들의 평면 예시도이고, 도 7은 도 6의 A1-A2 영역의 단면도 도 6에 도시된 바와 같이, 표시패널에는 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)이 배치된다. 제1서브 픽셀 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)의 가로방향에는 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)이 배치 제1서브 픽셀(SP1)의 좌측에는 제1전원라인(EVDD)이 배치될 수 있고, 우측에는 제1데이터라인(DL1)이 배치될 수 도 6 및 도 7에 도시된 바와 같이, 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에는 제1데이터라인 및 제2데이 이 영역의 단면도를 참조하면, 제1서브 픽셀(SP1)의 평탄화층(OC)의 하부에는 적색 컬러필터(CFR)가 존재하지만 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 평탄화층(OC)의 상부에는 뱅크층(BNK)이 존재한다. 뱅크층(BNK)은 제 그러나 종래 구조는 적색에 해당하는 제1서브 픽셀(SP1)이 영상을 표시할 경우, 제1서브 픽셀(SP1)만 발광해야 따라서, 종래 구조는 제1서브 픽셀(SP1)이 빛을 발광하고 제2서브 픽셀(SP2)이 빛을 발광 또는 비발광하는 상태 도 6 및 도 8에 도시된 바와 같이, 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3) 사이에는 센싱라인(VREF)이 배치된 이 영역의 단면도를 참조하면, 제2서브 픽셀(SP2)의 평탄화층(OC)의 하부에는 컬러필터가 존재하지 않지만 제3 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3)의 평탄화층(OC)의 상부에는 뱅크층(BNK)이 존재한다. 뱅크층(BNK)은 제 그러나 종래 구조는 청색에 해당하는 제3서브 픽셀(SP3)이 영상을 표시할 경우, 제3서브 픽셀(SP3)만 발광해야 따라서, 종래 구조는 제3서브 픽셀(SP3)이 빛을 발광하고 제2서브 픽셀(SP2)이 빛을 발광 또는 비발광하는 상태 이상, 종래에 제안된 구조는 인접하는 서브 픽셀들 간에 빛의 반사, 간섭, 혼색 등이 발생할 경우 정확한 색을 공개특허 10-2017-0064126 -제1실시예의 구조- 도 9는 본 발명의 제1실시예의 구조를 설명하기 위한 서브 픽셀들의 평면 예시도이고, 도 10은 도 9의 C1-C2 영 도 9에 도시된 바와 같이, 표시패널에는 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)이 배치된다. 제1서브 픽셀 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)의 가로방향에는 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)이 배치 제1서브 픽셀(SP1)의 좌측에는 제1전원라인(EVDD)이 배치될 수 있고, 우측에는 제1데이터라인(DL1)이 배치될 수 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)의 경계 영역에는 세로방향으로 격벽층(BLW)이 배치된다. 격벽층 격벽층(BLW)은 모든 서브 픽셀들 간의 경계 영역을 따라 배치될 수 있으나 특정 서브 픽셀과 특정 서브 픽셀 사 서브 픽셀들의 경계 영역은 직선 구간을 갖는 영역(예: SP1의 좌측), 좌측으로 돌출되어 비직선 구간을 갖는 영 격벽층(BLW)은 빛을 차단할 수 있는 색의 안료 또는 금속 재료를 선택할 수 있다. 이하에서는 격벽층(BLW)이 빛 이하, 단면도를 함께 참조하여 제1실시예의 구조에 대해 설명을 구체화한다. 도 9 및 도 10에 도시된 바와 같이, 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에는 제1데이터라인 및 제2데 이 영역의 단면도를 참조하면, 제1서브 픽셀(SP1)의 평탄화층(OC)의 하부에는 적색 컬러필터(CFR)가 존재하지만 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)을 덮고 있는 평탄화층(OC)은 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 이 영역에서 평탄화층(OC) 간의 이격거리는 제1데이터라인 및 제2데이터라인(DL1, DL2)의 선폭 내에서 선택 가 공개특허 10-2017-0064126 평탄화층(OC) 간의 이격 공간 사이에는 격벽층(BLW)이 배치된다. 격벽층(BLW)은 분리된 평탄화층(OC)의 상부 일 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 평탄화층(OC)의 상부에는 뱅크층(BNK)이 존재한다. 뱅크층(BNK)은 제 위와 같이, 제1실시예의 구조는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 마련된 공간에 빛을 차단하는 도 9 및 도 11에 도시된 바와 같이, 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3) 사이에는 센싱라인(VREF)이 배치된 이 영역의 단면도를 참조하면, 제2서브 픽셀(SP2)의 평탄화층(OC)의 하부에는 컬러필터가 존재하지 않지만 제3 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3)을 덮고 있는 평탄화층(OC)은 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3)의 이 영역에서 평탄화층(OC) 간의 이격거리는 센싱라인(VREF)의 선폭 내에서 선택 가능하다. 그러나 평탄화층(OC) 평탄화층(OC) 간의 이격 공간 사이에는 격벽층(BLW)이 배치된다. 격벽층(BLW)은 분리된 평탄화층(OC)의 상부 일 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3)의 평탄화층(OC)의 상부에는 뱅크층(BNK)이 존재한다. 뱅크층(BNK)은 제 위와 같이, 제1실시예의 구조는 제2서브 픽셀(SP2)과 제3서브 픽셀(SP3) 사이에 마련된 공간에 빛을 차단하는 한편, 격벽층(BLW)은 서브 픽셀들(SP1 ~ SP4)의 회로영역(DRA)에 포함된 금속층을 형성하는 공정과 함께 형성될 에치스토퍼층(ESL) 상에는 제1소오스 드레인금속층(154a, 154b)(SD1)이 형성된다. 제1소오스 드레인금속층 제2절연층(155) 상에는 제2소오스 드레인금속층(156a, 156b)(SD2)이 형성된다. 제2소오스 드레인금속층(156a, 제2게이트전극(또는 상부게이트전극)(156b) 상에는 컬러필터(CF)가 형성된다. 컬러필터(CF)는 적색, 녹색 또는 제2절연층(155) 상에는 제2소오스 드레인금속층(156a, 156b) 및 컬러필터(CF)를 덮는 평탄화층(OC)이 형성된다. 평탄화층(OC) 상에는 애노드전극층(157)이 형성된다. 애노드전극층(157)은 연결전극(156a)과 전기적으로 연결된 <제2실시예> 도 13에 도시된 바와 같이, 표시패널에는 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)이 배치된다. 제1서브 픽 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)의 가로방향에는 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)이 배치 제1서브 픽셀(SP1)의 좌측에는 제1전원라인(EVDD)이 배치될 수 있고, 우측에는 제1데이터라인(DL1)이 배치될 수 제1서브 픽셀 내지 제4서브 픽셀(SP1 ~ SP4)의 경계 영역에는 세로방향으로 격벽층(BLW)이 배치된다. 격벽층 격벽층(BLW)은 모든 서브 픽셀들 간의 경계 영역을 따라 배치될 수 있으나 특정 서브 픽셀과 특정 서브 픽셀 사 서브 픽셀들에 포함된 발광층들은 재료마다 광학 특성 예컨대, 색표현력, 수명, 휘도 등이 다르다. 때문에, 서 서브 픽셀들의 경계 영역은 직선 구간을 갖는 영역(예: SP1의 좌측), 좌측으로 돌출되어 비직선 구간을 갖는 영 이하, 단면도는 제1실시예의 구조와 유사 동일하므로 설명의 중복을 피하고자 생략하므로, 제1실시예를 참조한 이상 본 발명은 좌우 인접하는 서브 픽셀들 간에 빛의 반사, 간섭, 혼색(시야 색 얼룩) 등이 발생하는 문제를 이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속 110: 영상 처리부 120: 타이밍 제어부도 9는 본 발명의 제1실시예의 구조를 설명하기 위한 서브 픽셀들의 평면 예시도.	The data driving unit (130) responds to a data timing control signal (DDC) provided by the timing control unit (120), to perform operations as depicted in timing control diagram 3. The compensation circuit (CC) comprises a sensing transistor (ST) and a sensing line (VREF). Organic Light Emitting Diode (OLED) connects its anode electrode to the second electrode of the driving transistor (DR) and its cathode to the second power line (EVSS). The operation time of the sensing transistor (ST) is contingent upon the compensation algorithm or circuit configuration involving a switching transistor (SW). The sensing line (VREF) may be connected to the data driving unit, where the timing can follow the non-display periods of video or as illustrated in figures 5(a) and 5(b), ranging from the first sub-pixel to the third sub-pixel (SP1 ~ SP3) and extending from the first to the fourth sub-pixel. While the structure or shape of sub-pixels might differ based on the implementation and manufacturing process of the display panel, adjacent sub-pixels can vary in respect. Patent Publication 10-2017-0064126 features figure 6, which illustrates the layout of sub-pixels in traditional structures addressing their problems, while figure 7 showcases a sectional view of the A1-A2 area from figure 6. As per figure 6, a display panel arranges the first through fourth sub-pixels (SP1 ~ SP4), each horizontally accomodating a first scan line (GL1a) and a second scan line (GL1b). To the left of the first sub-pixel (SP1), a first power line (EVDD) may be arranged, while a first data line (DL1) can be positioned to the right. As shown in figures 6 and 7, between the first sub-pixel (SP1) and the second sub-pixel (SP2) can exist a first and a second data line. Observing the sectional view of this area, under the flattening layer (OC) of the first sub-pixel (SP1) lies a red color filter (CFR), whereas, over the flattening layers (OC) of the first and second sub-pixels, a bank layer (BNK) is present. However, with the conventional structure, when the first sub-pixel (SP1) discharges a red color, only SP1 must emit light, yet interference may result when the second sub-pixel (SP2) emits or does not emit light. Furthermore, as observed in figures 6 and 8, a sensing line (VREF) lies between the second sub-pixel (SP2) and the third sub-pixel (SP3). The sectional view reveals no human presence of a color filter beneath the flattening layer (OC) of SP2, but above SP2 and SP3, there is a bank layer (BNK). Conventional structures require SP3, or the blue sub-pixel, to emit light exclusively, causing issues if SP2 emits or does not emit light as well. Overall, structures previously proposed may encounter light reflection, interference, or color blending between adjacent sub-pixels that affect color accuracy, which Patent Publication 10-2017-0064126 highlights about prior art. Figure 9 introduces the first embodiment of the invention's sub-pixel arrangement, while figure 10 shows a sectional view of C1-C2 from figure 9. As per figure 9, the panel places SP1 through SP4 in horizontal alignment with first (GL1a) and second (GL1b) scan lines. Flanking the left of SP1, a first power line (EVDD) can be placed, and on the right, a first data line (DL1). Between boundaries of SP1 through SP4, a light-blocking septum layer (BLW) can be laid vertically, preferably comprising light-blocking pigment or metal materials. This septum spans the interstitial regions with some adjacency practices not limited, allowing a choice of linear and non-linear sections. While glass over flat layers (OC) and separated by the septum (BLW), the enbanked layer (BNK) sits atop SP1 and SP2. This first embodiment thus restricts light exchange between designated sub-pixel spaces, further illustrated by sectional figures 9 and 11 showing a sensing line (VREF) between SP2 and SP3. Specifically, inter-flat layer spacing within this area adapts to the width of data lines or VREF; however, a septum intervenes isolated flat regions. SP2 and SP3's bank structure (BNK) follows suit. The construction of the banks and septa coincides with circuit regions (DRA) of present invention sub-pixels. In addition, forming with steps for source-drain metal layers (154a, 154b)(SD1) exists above etch-stop layers (ESL), and the second source-drain metal layers (156a, 156b)(SD2) build upon the second insulation layer (155), with an upper gate (156b) and optional color filters in red, green, or blue. An over coat (OC) and anode layer (157) coupling electrode (156a) complete the display construction. Examining figure 13, the second embodiment situates SP1 through SP4 similarly, where lateral septa confer light restriction, and mention omitted steps for succinctness as standard diffusion and reflection prevention remains consistent for unique light structures amidst color expression challenges of organic layers within sub-pixels subduing undue interaction. In sum, embodiments solve light issues between adjacent sub-pixel boundaries by unique septum and bank construction tied strategically to integrated processes delineated illustrative overviews of inventive principles rendered clear by accompanying diagrams and not strictly confining technical scopes involved.	1
1020150169242	도 11은 본 발명의 일 실시예에 따른 칩온필름을 나타낸 단면도.	FIG. 11 is a cross-sectional view illustrating a chip-on-film according to an embodiment of the present invention.	1
1020160161535	도 5는 도 4에 도시된 A-A'라인을 따라 절단된 단면을 나타낸 예시도.	FIG. 5 illustrates an exemplary cross-sectional view taken along the line A-A' depicted in FIG. 4.	1
1020170102457	이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 본 발명에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect 도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다. 타이밍 콘트롤러(200)는 호스트(100)로부터 제공받는 입력 영상데이터(DATA)를 표시패널(DIS)의 해상도에 맞게 데이터 구동부(300)는 데이터 제어신호를 기반으로 타이밍 콘트롤러(200)로부터 제공받는 입력 영상데이터 게이트 구동부(400,500)는 게이트클럭 생성부(400) 및 시프트레지스터(400)를 포함한다. 게이트클럭 생성부 시프트레지스터(500)는 게이트클럭 생성부(400)가 출력하는 게이트클럭들을 바탕으로 게이트펄스들을 출력한다. 표시패널(DIS)의 제1 내지 제n 게이트라인들 각각은 하나 이상의 신호라인을 포함할 수 있다. 예컨대, 유기발 이하, 본 발명에 의한 게이트클럭 생성부의 구성 및 동작을 구체적으로 살펴보면 다음과 같다. 본 명세서에서 도 2는 제1 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 3은 제1 실시 예에 의한 게이트클럭 도 2 내지 도 4를 참조하면, 제1 실시 예에 의한 게이트클럭 생성부(400)는 로직부(LOGIC1) 및 버퍼부(BUF1)를 로직부(LOGIC1)는 메인클럭(M_CLK) 및 제어데이터(LSD)를 입력받고, 이를 바탕으로 버퍼제어신호를 생성한다. 이를 위해서, 로직부(LOGIC1)는 카운터(411) 및 버퍼제어신호 생성부(412)를 포함한다. 카운터(411)는 메인클럭(M_CLK) 및 제어데이터(LSD)를 입력받고, 제어데이터(LSD)의 정보에 따라 메인클럭 메인클럭(M_CLK)은 일정 간격으로 전압레벨이 반전되는 펄스열로 이루어진다. 따라서, 각 필드에 속하는 메인 제어데이터(LSD)는 라이징 데이터(RD) 및 폴링 데이터(FD)를 포함한다. 라이징 데이터(RD)는 스캔클럭(SCCLK) 카운터(411)는 미리 설정된 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 제1 카운팅 기준시점은 로직부(LOGIC)의 연산 시간을 고려하여, 라이징 데이터(RD)가 입력된 이후에 일정시간이 경과된 시 라이징 데이터(RD)가 "xd"일 때 제1 카운팅값(CP)은 "x"에 해당한다. 즉, 카운터(411)는 "t0" 시점에 인가된 라이징 데이터(RD)가 "3"일 경우에 "t1"에서부터 메인클럭(M_CLK)을 카 카운터(411)는 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 제2 카운팅값(CF)에 도 CF=Mtotal-x 이때, "Mtotal"은 1필드(Field)에 포함되는 전체 메인클럭의 개수이고, "x"는 폴링 데이터의 크기이다. 버퍼제어신호 생성부(412)는 라이징 시점부터 폴링 시점까지 턴-온 전압레벨을 갖는 제1 버퍼제어신호(CONP)를 버퍼부(BUF)는 제1 버퍼제어신호(CONP)에 응답하여 게이트하이전압(VGH)을 출력단(Nout)으로 인가하는 풀업부 본 발명에 의한 제어데이터(LSD)는 n 개의 스캔클럭(SCCLK)을 생성하기 위해서 제1 내지 제n 라이징 데이터, 그 도 5는 제2 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 6은 제2 실시 예에 의한 로직부의 입 도 5 내지 도 10를 참조하여, 제2 실시 예에 의한 게이트클럭 생성부를 살펴보면 다음과 같다. 제2 실시 예에 도 5에서와 같이, 제2 실시 예에 의한 게이트클럭 생성부(LS2)는 로직부(LOGIC), 제1 및 제2 멀티플렉서들 로직부(LOGIC2)는 카운터(411), 버퍼제어신호 생성부(412) 및 멀티플렉서 제어부(414)를 포함한다. 로직부 버퍼부(BUF2)는 제1 버퍼제어신호(CONP)가 게이트 온 전압레벨인 동안, 게이트하이전압(VGH)을 출력단(Nout)으 도 7에서와 같이, 제2 실시 예에 의한 풀업부(PU2)는 서로 병렬로 연결되는 제1 내지 제k PMOS들(PM1~PM(k))을 도 9에서와 같이, 제2 실시 예에 의한 풀다운부(PD2)는 서로 병렬로 연결되는 제1 내지 제k NMOS들(NM1~NM(k)) 멀티플렉서 제어부(414)가 제1 멀티플렉서(MUX1)의 스위치들을 제어하여 풀업부(PU2)의 슬루율을 제어하는 동작 멀티플렉서 제어부(414)는 슬루율 데이터(SD)를 바탕으로, 제1 멀티플렉서 제어신호(MCON1)를 출력한다. 제1 멀 도 6에 도시된 슬루율 데이터(SD)에 표기된 "xd"에서 "x"는 제1 멀티플렉서 제어신호(MCON1)에 포함되는 제1 내 슬루율 데이터(SD)의 크기가 클수록 제1 멀티플렉서(MUX1)의 제1 내지 제k 풀업제어 스위치들(PSW1~PSW(k)) 중 결과적으로, 제2 실시 예에 의한 게이트클럭 생성부(400)는 슬루율 데이터(SD)에 비례하여 풀업부(PU2)가 출력 멀티플렉서 제어부(414)가 제2 멀티플렉서(MUX2)의 스위치들을 제어하여 풀다운부(PD2)의 슬루율을 제어하는 동 즉, 멀티플렉서 제어부(414)는 슬루율 데이터(SD)를 바탕으로, 제2 멀티플렉서 제어신호(MCON2)를 출력한다. 제 본 명세서에서는 하나의 슬루율 데이터(SD)를 바탕으로 제1 및 제2 멀티플렉서들(MUX1,MUX2)을 제어하는 방법을 도 11은 본 발명의 제3 실시 예에 의한 게이트클럭 생성부를 나타내는 도면이다. 도 12는 게이트클럭 생성부의 로직부(LOGIC2)는 카운터(411), 버퍼제어신호 생성부(412), GPM 제어신호 생성부(415) 및 GPM 제어부(416)를 로직부(LOGIC2)의 카운터(411) 및 버퍼제어신호 생성부(412)는 전술한 제1 실시 예와 동일한 구성 및 동작을 수 GPM 제어신호 생성부(415)는 제1 GPM 제어데이터(GPMD1)를 입력받고, 제1 GPM 제어데이터(GPMD1)를 바탕으로 스 공개특허 10-2020-0007317 GPM 제어신호 생성부(415) 및 GPM 제어부(416)를 자세히 살펴보면 다음과 같다. GPM 제어부(416)는 도 12에서와 같이, 방전제어 트랜지스터(Mdis) 및 비교부(421)를 포함한다. 방전제어 트랜 GPM 전압(VG)의 전압레벨은 GPM 레벨 조절부(GPML)에 의해서 가변된다. GPM 레벨 조절부(GPML)는 제2 GPM 제어 GPM 레벨 조절부(GPML)는 가변저항(VR)의 저항값을 조절하여 GPM 전압(VG)의 전압레벨을 조절할 수 있다. 도 14는 GPM 레벨 조절부(GPML)의 실시 예를 나타내는 도면이다. 도 14를 참조하면, GPM 레벨 조절부(GPML)는 제1 전압(V1)의 입력단과 제2 전압(V2)의 입력단 사이에 직렬로 연 GPM 제어신호 생성부(415)가 GPM 제어신호를 생성하고, 이를 바탕으로 게이트클럭의 변조 타이밍을 조절하는 실 카운터(411)는 기준시점으로부터 메인클럭(M_CLK)의 펄스를 카운트하고, 카운트한 값이 GPM 카운팅값(CG)에 도 기준시점은 로직부(LOGIC)의 연산 시간을 고려하여, 제1 및 제2 GPM 제어데이터들(GPMD1,GPMD2)이 입력된 이후 GPM 카운팅값(CG)은 아래와 같은 [수학식 1]로 설정될 수 있다. CG=Mtotal-y 이때, "Mtotal"은 1필드(Field)에 포함되는 전체 메인클럭의 개수이고, "y"는 제1 GPM 제어데이터(GPMD1)의 크 [수학식 1]은 제1 GPM 제어데이터(GPMD1)의 크기를 줄이기 위해서 이용되는 방법이며, 제1 GPM 제어데이터 GPM 제어신호(GPMC)는 도 12에 도시된 방전제어 트랜지스터(Mdis)를 턴-온 시킨다. 도 13은 하이레벨 전압이 온 레벨의 GPM 제어신호(GPMC)에 응답하여 방전제어 트랜지스터(Mdis)가 턴-온되면, 스캔클럭(SCCLK)을 출력하 비교부(421)는 GPM 전압(VG)이 방전노드(Ndis)의 전압 이상일 경우에 폴링 신호(VD)를 생성하고, 이를 GPM 제어 제3 실시 예의 게이트클럭 생성부는 제1 GPM 제어데이터(GPMD1)를 바탕으로 라인 단위로 스캔클럭(SCCLK)의 변 도 15를 참조하면, 픽셀(P)은 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 트랜지스터(ST1) 및 제2 트랜 데이터라인(DL)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 기준전 본 발명의 실시 예에 의한 유기발광 표시장치는 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 8H 기간의 제1 영상데이터 기입 구간(IDW1) 동안, 제1 내지 제8 스캔신호들(SCAN1~SCAN8)의 데이터 기입용 스 스캔클럭(SCCLK)들의 라이징 시점과 폴링 시점에서, 시프트레지스터(400)에서 큰 전압변화가 발생하여 표시패널 도 20은 BDI 구간의 슬루율 제어를 위한 슬루율 데이터의 일례를 나타내는 도면이다. 도 20은 도 5 내지 도 10 도 20을 참조하면, 영상 데이터 기입 구간의 슬루율을 제어하는 슬루율 데이터(SD)는 "1d"로 설정되어 슬루율을 BDI 를 적용하는 과정에서는 픽셀라인들 간에 휘도 편차가 발생할 수 있고, 이를 개선하기 위한 게이트클럭 생 먼저, 픽셀의 동작을 살펴보면 다음과 같다. 도 21은는 프로그래밍 구간에 대응되는 픽셀의 등가회로도이고, 도 22은 발광구간에 대응되는 픽셀의 등가회로 도 15 및 도 21을 참조하면, 프로그래밍 구간(Tp)에서 픽셀의 제1 트랜지스터(ST1)는 영상 데이터 기입용 스캔 도 15 및 도 22를 참조하면, 발광 구간(Te)에서 픽셀의 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)는 턴 오프 도 15 및 도 23을 참조하면, BDI 구간(Tb)에서 픽셀의 제1 트랜지스터(ST1)는 BDI용 스캔 신호(SCB)에 따라 턴 살펴본 바와 같이, 발광 구간(Te)에서 유기발광다이오드(OLED)의 휘도는 프로그래밍 구간(Tp)에서 설정된 구동 도 24는 제6 수평기간 내지 제10 수평기간에 인가되는 제1 내지 제10 스캔신호들 및 센스신호들을 나타내는 도 도 24 및 도 25를 참조하면, 제6 수평기간(6-H) 동안 제6 및 제7 센스신호들(SEN6,SEN7)은 턴-온 전압이고, 이 픽셀들의 제2 노드(Ns)와 기준전압라인(REFL)이 전기적으로 접속될 때 제2 노드(Ns)는 기준전압(Vref)으로 세팅 도 26은 본 발명에 의한 게이트클럭 생성부가 출력한 센스클럭 및 이를 바탕으로 시프트레지스터가 생성한 센스 도 26을 참조하면, 게이트클럭 생성부(400)는 BDI 구간 이후의 첫 번째 센스클럭(SEN), 예컨대, 제9 센스클럭 제9 센스클럭(SECLK9)의 라이징 시점을 조절하는 방법은 도 2 및 도 3을 바탕으로 설명된 실시 예를 이용할 수 DIS: 표시패널 200: 타이밍 콘트롤러도 3은 제1 실시 예에 의한 게이트클럭 생성부의 구동신호 및 출력신호를 나타내는 도면이다.	Hereinafter, with reference to the attached drawings, preferred embodiments according to the present invention will be described in detail. Throughout the specification, in this invention, switch elements are n-type or p-type MOSFET (Metal Oxide Semiconductor Field Effect) transistors. FIG. 1 is a block diagram showing an organic light-emitting display device schematically. The timing controller (200) processes the input image data (DATA) provided by the host (100) to fit the resolution of the display panel (DIS). The data driver (300) operates based on data control signals received from the timing controller (200). The gate driver (400,500) includes a gate clock generator (400) and a shift register (400). The gate clock generator shift register (500) outputs gate pulses based on gate clocks issued by the gate clock generator (400). Each of the first to the nth gate lines of the display panel (DIS) can include one or more signal lines. For example, in regards to the gate clock generator structure and operation according to the present invention?봃IG. 2 represents the gate clock generator according to the first embodiment. FIG. 3 illustrates the gate clock obtained via the first embodiment. Referring to FIGS. 2 to 4, the gate clock generator (400) of the first embodiment comprises a logic unit (LOGIC1) and a buffer unit (BUF1). The logic unit (LOGIC1) receives the main clock (M_CLK) and control data (LSD) and generates buffer control signals based on this input. For this purpose, the logic unit (LOGIC1) has a counter (411) and a buffer control signal generator (412). The counter (411) inputs the main clock (M_CLK) and control data (LSD) and operates according to the information from the control data (LSD). The main clock (M_CLK) consists of a pulse train with voltage levels inverted at regular intervals. Therefore, the main control data (LSD) belonging to each field contains rising data (RD) and falling data (FD). The counter (411) counts the pulses of the main clock (M_CLK) from a preset reference time, resulting in the first counting value (CP) of "x" when rising data (RD) is "xd". Specifically, if rising data (RD) applied at time "t0" is "3", the counter (411) counts from time "t1". Furthermore, the counter (411) counts from the reference time and obtains the second counting value (CF) by CF = Mtotal - x, where "Mtotal" is the total number of main clocks included in one field, and "x" is the size of the falling data (FD). The buffer control signal generator (412) produces a first buffer control signal (CONP) from the rising to the falling time, having a turn-on voltage level. In response to the first buffer control signal (CONP), the buffer unit (BUF) outputs a gate high voltage (VGH) to the output terminal (Nout). The control data (LSD) according to the present invention generates n scan clocks (SCCLK) for each of the first to the nth rising data. FIG. 5 shows the gate clock generator according to the second embodiment. FIG. 6 details the input of the logic unit according to the second embodiment. Referring to FIGS. 5 to 10, the second embodiment?셲 gate clock generator (LS2) includes a logic unit (LOGIC), first and second multiplexers. The logic unit (LOGIC2) consists of a counter (411), a buffer control signal generator (412), and a multiplexer control unit (414). The buffer unit (BUF2) outputs the gate high voltage (VGH) to the output terminal (Nout) while the first buffer control signal (CONP) is at gate-on voltage level. As shown in FIG. 7, the pull-up unit (PU2) of the second embodiment incorporates first to kth PMOS (PM1~PM(k)) in parallel; the pull-down unit (PD2) consists of parallel first to kth NMOS (NM1~NM(k)) as per FIG. 9. The multiplexer control unit (414) manipulates the switches of the first multiplexer (MUX1) to adjust the slew rate of the pull-up unit (PU2) based on slew rate data (SD), outputting the first multiplexer control signal (MCON1). The larger the slew rate data (SD), the more first to kth pull-up control switches (PSW1~PSW(k)) in the first multiplexer (MUX1) are included, resulting in a gate clock generator (400) outputting slew rates proportional to the slew rate data (SD) according to the second embodiment. Multiplexer control unit (414) further regulates the slew rate of the pull-down unit (PD2) by controlling the second multiplexer (MUX2) switches, producing the second multiplexer control signal (MCON2) based on slew rate data (SD). The specification details controlling the first and second multiplexers (MUX1, MUX2) with a single slew rate data (SD). FIG. 11 presents the gate clock generator per the third embodiment, and FIG. 12 elaborates on the functional components including a counter (411), buffer control signal generator (412), GPM control signal generator (415), and GPM controller (416). The counter (411) and buffer control signal generator (412) operate with the same configuration as depicted in the first embodiment. The GPM control signal generator (415) receives first GPM control data (GPMD1) to generate corresponding signals, regulating modulation timing of the gate clock. More intricately, the GPM controller (416), depicted in FIG. 12, consists of a discharge control transistor (Mdis) and a comparator (421). The GPM voltage (VG) is adjusted by a GPM level controller (GPML) employing variable resistance (VR) to modulate the voltage level. FIG. 14 illustrates an embodiment of the GPM level controller (GPML). When the GPM control signal (GPMC) activates the discharge control transistor (Mdis), it produces a scanning clock (SCCLK) in synchronization with the GPM operation. Comparator (421) triggers a polling signal (VD) if the GPM voltage (VG) surpasses the voltage level at the discharge node (Ndis), influencing the GPM control process. The third embodiment?셲 gate clock generator modulates the scanning clock (SCCLK) line by line, synchronized with the first GPM control data (GPMD1). FIG. 15 details connections like pixel (P) driven by a driving transistor (DT), storage capacitor (Cst), first and second transistors (ST1, ST2), and a data line (DL) supplied with data voltage via a digital-to-analog converter (DAC) from the data driving unit (300). The organic light-emitting display device per this invention aims to tailor motion picture response time (MPRT). During an 8H interval?셲 first image data write segment (IDW1), data write scan signals (SCAN1~SCAN8) are allocated. On scanning clock (SCCLK) rising and falling angles, substantial voltage shifts occur within shift registers (400) impacting the display panel. For controlling the slew rate during the BDI segment, refer to FIG. 20, derived from FIGS. 5 through 10. Applying BDI may cause luminance variations across pixel lines, necessitating improved gate clock generation methods. Examination of pixel operation reveals?봃IG. 21 displays an equivalent circuit during programming interval, while FIG. 22 covers the luminescence stage. Referring to FIGS. 15, 21, and 22, during programming intervals (Tp), the pixel?셲 first transistor (ST1) aligns with image data scan signals. During luminescence intervals (Te), both first and second transistors (ST1, ST2) turn off. Referencing FIG. 23 during the BDI interval (Tb), the pixel?셲 first transistor (ST1) turns on following BDI-specific scan signals (SCB). Evidently, the luminescence interval?셲 (Te) organic LED (OLED) brightness correlates with the programming interval (Tp) set driving condition. FIG. 24 maps first to tenth scan and sense signals applied during the 6th-10th horizontal intervals. During the sixth horizontal period (6-H), sixth and seventh sense signals (SEN6,SEN7) are on-voltage, updating the second node (Ns) to the reference voltage (Vref) when linked to the reference voltage line (REFL). FIG. 26 shows sense clock output from the gate clock generator and subsequently generated sense signals by the shift register. As depicted in FIG. 26, the gate clock generator (400) initiates the first sense clock (SEN) post-BDI, for instance, the ninth sense clock?셲 (SECLK9) rising phase adjustable via embodiments elaborated in FIGS. 2 and 3. DIS: display panel, 200: timing controller, and FIG. 3 demonstrates the gate clock generator?셲 driving and output signals of the first embodiment.	1
1020180081288	도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 나타낸 평면도이다. [0015]	FIG. 1 is a plan view illustrating a thin-film transistor according to one embodiment of the present invention. [0015]	1
1020150189857	도 5는 본 발명의 제1 실시예에 따른 광 제어장치를 보여주는 평면도.	FIG. 5 is a plan view illustrating a light control device according to a first embodiment of the present invention.	1
1020150191395	이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이고, 도 1을 참조하면, 디스플레이 장치는 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤 전원 공급부(600)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 모든 회로 구성, 즉 패널 패널(100)은 서브픽셀들이 매트릭스 형태로 배열된 픽셀 어레이를 통해 영상을 표시한다. 기본 픽셀은 화이트 패널(100)은 LCD 패널, OLED 패널 등과 같은 다양한 디스플레이 패널일 수 있으며, 터치 센싱 기능도 갖는 터치 게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터부(700) 복수의 게이트 제어 신호를 공급받아 일 실시예에 따른 게이트 드라이버(200)는 하나 또는 복수의 게이트 IC(Integrated Circuit)로 구성되고, 한편, 일 실시예에 따른 게이트 드라이버(200)는 패널(100)의 픽셀 어레이를 구성하는 박막 트랜지스터 어레이 레벨 쉬프터부(700)는 타이밍 컨트롤러(400)의 제어에 따라 복수의 게이트 제어 신호를 생성하여 게이트 드라이 타이밍 컨트롤러(400)는 호스트 시스템으로부터 타이밍 제어 신호들 및 픽셀 데이터를 공급받는다. 타이밍 신호 타이밍 컨트롤러(400)는 시스템으로부터 공급받은 픽셀 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 특히, 타이밍 컨트롤러(400)는 시스템으로부터 공급받은 픽셀 데이터를 수평 라인 단위로 픽셀 데이터를 비교하 타이밍 컨트롤러(400)는 디스플레이의 감마 특성에 따른 감마 데이터를 생성하여 감마 전압 생성부(500)로 공급 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트 특히, 데이터 드라이버(300)는 타이밍 컨트롤러(400)가 저전력 모드로 동작하는 경우, 타이밍 컨트롤러(400)로 데이터 드라이버(300)는 복수의 데이터 IC로 구성되고, COF(Chip On Film) 등과 같이 회로 필름에 데이터 IC가 한편, 패널(100)이 OLED 패널인 경우, 데이터 드라이버(300)는 타이밍 컨트롤러(400)의 제어에 따라 각 서브픽 타이밍 컨트롤러(400)와 데이터 드라이버(300)는 픽셀 데이터, 데이터 제어 정보 등의 전송 데이터에 클럭을 직 도 2는 본 발명의 일 실시예에 따른 타이밍 컨트롤러와 복수의 데이터 IC를 나타낸 도면이고, 도 3은 일 실시예 도 2를 참조하면, 데이터 드라이버(300)는 패널(100)의 데이터 라인들을 분할 구동하는 복수의 데이터 IC(D- 타이밍 컨트롤러(400)의 송신부(TX)는 픽셀 데이터, 제어 데이터를 포함하는 디스플레이 정보를 클럭 에지 정보 도 3을 참조하면, EPI 패킷은 (A)와 같이 구동 초기나 블랭크 시간 등에서 데이터 IC(D-IC1~D-ICm) 각각의 클럭 타이밍 컨트롤러(400)는 초기 구동시 전원 공급이 안정화되면 일정한 패킷 주기를 갖는 트레이닝 패턴을 데이터 타이밍 컨트롤러(400)는 마지막 데이터(D-ICm)로부터 하이 레벨의 락 신호(LOCK)가 공급되면, 1 수평주기(1H)를 특히, 타이밍 컨트롤러(400)는 입력 픽셀 데이터를 수평 라인 단위로 비교하여 동일한 수평 라인이 반복되는지 기준 시간은 데이터 IC(D-IC1~D-ICm)의 락 타임으로 설정될 수 있다. 락 타임은 데이터 IC(D-IC1~D-ICm)가 언락 데이터 IC(D-IC1~D-ICm)는 동일 수평 라인 반복 구간에 타이밍 컨트롤러(400)로부터 공급받은 동일 수평 라인들 도 4를 참조하면, 타이밍 컨트롤러(400)는 시스템으로부터 픽셀 데이터를 공급받아 라인 메모리를 이용하여 수 현재 수평 라인의 픽셀 데이터가 이전 수평 라인의 픽셀 데이터와 동일하지 않은 것으로 판단되면(S404; N), 타 반면에, 현재 수평 라인이 이전 수평 라인과 동일한 것으로 판단되면(S404; Y), 타이밍 컨트롤러(400)는 동일 구체적으로, 타이밍 컨트롤러(400)는 카운트한 동일 수평 라인의 지속 시간이 락 타임 보다 작거나 같은 경우 한편, 타이밍 컨트롤러(400)는 카운트한 동일 수평 라인의 지속 시간이 락 타임 보다 큰 경우(S408; Y), 제2 저 도 5는 본 발명의 일 실시예에 따른 타이밍 컨트롤러의 제1 저전력 모드 동작을 나타낸 구동파형도이고, 도 6은 도 5 및 도 6을 참조하면, 타이밍 컨트롤러(400)는 시스템에서 입력 데이터를 공급받아 라인 메모리에 저장하고 도 5를 참조하면, N번째 수평 라인과 동일한 수평 라인들(N+1~N+4)이 연속적으로 입력되지만 그 연속 시간이 락 그 다음, 타이밍 컨트롤러(400)는 N번째 수평 라인과 동일한 수평 라인들(N+1~N+4)에 해당하는 전송 시간 동안 공개특허 10-2019-0079284 데이터 IC(D-IC1~D-ICm)는 타이밍 컨트롤러(400)로부터 공급된 N번째 수평 라인의 데이터를 래치부에 저장하여 도 6을 참조하면, N번째 수평 라인과 동일한 수평 라인들(N+1~N+50)의 입력 시간이 락 타임보다 큰 경우, 타이 그 다음, 타이밍 컨트롤러(400)는 N번째 수평 라인에 대한 전송이 완료되면 제1 기간 동안 송신부(TX)의 전원을 또한, 타이밍 컨트롤러(400)는 N+50번째 수평 라인과 다른 N+51번째 수평 라인의 데이터를 전송하기 위하여, 이와 같이, 일 실시예에 따른 디스플레이 인터페이스 장치는 이전 수평 라인과 픽셀 데이터가 동일한 수평 라인 일 실시예는 OLED 디스플레이, LCD 등과 같은 모든 디스플레이 장치에 적용될 수 있다. 100: 패널 200: 게이트 드라이버도 4는 본 발명의 일 실시예에 따른 타이밍 컨트롤러의 동작 방법을 단계적으로 나타낸 흐름도이다.	Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram schematically illustrating the configuration of a display device according to an embodiment of the present invention, and referring to FIG. 1, the display device comprises a panel (100), a gate driver (200), and a data driver (300), while a timing control power supply unit (600) utilizes the input voltage supplied from the outside for all circuit configurations of the display device, that is, the panel (100) displays images through a pixel array in which sub-pixels are arranged in a matrix form. The basic pixel is the white panel (100), which can be various display panels such as an LCD panel or an OLED panel, and may also have a touch sensing function wherein the touch gate driver (200) receives a plurality of gate control signals from the timing controller (400) or the level shifter unit (700). According to one embodiment, the gate driver (200) is composed of one or more gate ICs (Integrated Circuit), and in another aspect, the gate driver (200) according to an embodiment configures a thin-film transistor array forming part of the pixel array of the panel (100) with the level shifter unit (700) generating multiple gate control signals under the control of the timing controller (400). The timing controller (400) receives timing control signals and pixel data from the host system. The timing signals supplied by the timing controller (400) are compared to pixel data from the system on a horizontal line-by-line basis to reduce power consumption through luminance correction or image quality enhancement. Specifically, the timing controller (400) generates gamma data according to the display?셲 gamma characteristics and supplies it to the gamma voltage generation unit (500). The data driver (300) is controlled based on the data control signals supplied from the timing controller (400), and in particular, when the timing controller (400) operates in a low power mode, the data driver (300), composed of multiple data ICs and integrated with circuit films like COF (Chip On Film), is controlled appropriately. When the panel (100) is an OLED panel, the data driver (300) supplies each sub-pixel under the control of the timing controller (400). The timing controller (400) and data driver (300) use clock signals to transmit data such as pixel data and data control information. FIG. 2 denotes the timing controller and multiple data ICs according to one embodiment of the invention, while FIG. 3 illustrates another embodiment. Referring to FIG. 2, the data driver (300) divides the data lines of the panel (100) with multiple data ICs (D-IC1 to D-ICm). The transmitter (TX) of the timing controller (400) sends display information, including pixel data and control data, with clock edge information. As observed in FIG. 3, during initial driving or blank periods, the EPI packet acts on each data IC?셲 (D-IC1 to D-ICm) clock in specific scenarios, and the timing controller (400) supplies a training pattern with a definite packet cycle when power stabilization occurs at the start of driving. The timing controller (400) transmits a high-level lock signal (LOCK) from the last data IC (D-ICm) and proceeds with one horizontal period (1H), particularly comparing horizontal line units of input pixel data to identify repeating horizontal lines. The locked time may be set based on the lock time of the data IC (D-IC1 to D-ICm). When identical horizontal line intervals are identified, data ICs (D-IC1 to D-ICm) process those based on data received from the timing controller (400). FIG. 4 represents the methodical operation of the timing controller (400) using line memory to compare pixel data for identical or differing horizontal lines, identifying matching successive horizontal lines against lock durations when considering power efficiency. Further, FIG. 5 displays the first low-power mode operational waveform of the timing controller and FIG. 6 explicates the continued operation. Referring to both diagrams, the timing controller (400) secures input data in line memory for identical successive horizontal lines (N+1~N+4), and as observed in FIG. 6, if the input time exceeds the lock time for elongated sequences like N+50, adjustments for power reduction ensue. Once completed, the timing controller manages power-off for transmissions within specified periods before addressing new data lines, such as N+51. Thus, a display interface apparatus according to an embodiment assesses identical horizontal lines for pixel data efficiency, applicable to all display devices such as OLED or LCD. Herein, references 100 and 200 denote the panel and gate driver respectively, while FIG. 4 articulates stepwise operational methods for the timing controller according to an embodiment of the invention.	1
1020170181378	연성회로필름(LF)에는 구동회로부(DIC)가 실장되고, 구동회로부(DIC)는 타이밍 콘트롤러, 데이터 구동부, 게이 구동회로부(DIC)는 연성회로필름(LF)에 형성되는 범프(bump, 미도시)를 통해서 플렉서블 표시패널(PNL)의 패드 연성회로필름(LF)은 연성필름(FF)에 실장되는 구동회로부(DIC)를 포함하고, 구동회로부(DIC)는 연성필름(FF)의도 9는 본 발명에 의한 패드부와 연성회로필름의 접합을 나타내는 도면이다.	The flexible circuit film (LF) accommodates the driver circuit section (DIC), which includes a timing controller, a data driving section, and a gate driving circuit section. The driver circuit section (DIC) is mounted on the flexible circuit film (LF), and is electrically connected to the flexible display panel (PNL) through bumps (not shown) formed on the flexible circuit film (LF). The flexible circuit film (LF) comprises a driver circuit section (DIC) that is mounted on the flexible film (FF), and the driver circuit section (DIC) of the flexible film (FF) is further detailed in Figure 9 of this invention, which illustrates the junction between the pad section and the flexible circuit film according to the present invention.	1
1020160182587	그리고 모터(221)는 회전유닛(220)을 감싸는 외장케이스(222) 내부에 위치할 수도 있으며, 또는 도시한 바와 같 회전블럭(240)에는 다수개의 샤프트(241)가 회전블럭(240)의 가장자리를 따라 돌출 형성되어 디스플레이장치 따라서, 종동기어(231)가 회전함에 따라 회전블럭(240) 또한 함께 회전하게 되면서, 회전블럭(240)에 샤프트 한편, 본 발명의 실시예에 따른 고정유닛(200)의 회전유닛(220)에 구비되는 회전블럭(240)은 내부에 디스플레이 즉, 도 3을 참조하면, 회전블럭(240)의 가장자리를 따라서는 다수개의 샤프트(241)가 돌출 형성되며, 가장자리 가이드홀(243)은 회전블럭(240)을 관통하여, 회전블럭(240)이 장착된 종동기어(231)와 종동축(229)까지 관통되 따라서, 회전블럭(240)의 가장자리를 따라 돌출 형성된 샤프트(241)는 일 끝단이 디스플레이장치(100)의 배면커 이는 디스플레이장치(100)를 회전시키기 위한 회전블럭(240)에 전원케이블(113)을 가이드하기 위한 가이드홀 한편, 회전유닛(220)의 회전블럭(240)과 종동기어(231)및 종동축(229)의 가이드홀(243)을 관통하여 가이드되는도 2는 본 발명의 실시예에 따른 디스플레이장치의 고정유닛을 개략적으로 도시한 도면.	Moreover, the motor (221) may be located inside an outer case (222) that encloses the rotation unit (220), or as illustrated, the rotation block (240) may have multiple shafts (241) protruding along its edge to accommodate the display device. Consequently, as the driven gear (231) rotates, the rotation block (240) also rotates in tandem, with a shaft provided within the rotation block (240). In one embodiment of the present invention, the rotation block (240) of the rotation unit (220) within the fixing unit (200) is configured to house a display; referring to Figure 3, multiple shafts (241) are protrusively formed along the edge of the rotation block (240), and the edge guide hole (243) penetrates through the rotation block (240) down to the driven gear (231) and driven shaft (229) to which the rotation block (240) is mounted. Therefore, the shaft (241) that protrudes along the edge of the rotation block (240) has one end inserted into a guide hole for a power cable (113) to facilitate the rotation of the display device (100) by guiding the power cable (113) through the rotation block (240). Meanwhile, the guide hole (243) of the rotation block (240) in the rotation unit (220) and the driven gear (231) and driven shaft (229) allows for guided penetration as depicted in Figure 2, which schematically shows the fixing unit of the display device according to an embodiment of this invention.	1
1020160045915	또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 구동회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 제1 구동회로(121)와, 다수의 게이트 라인 표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 표시패널(110)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다 표시패널(110)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 표시패널(110)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 표시패널(110)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역인 넌-액티브 영역(N/A)이 배치될 수 액티브 영역(A/A)에는 다수의 서브픽셀(SP)이 배치된다. 넌-액티브 영역(N/A)에는 제1 구동회로(121)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 또한, 넌-액티브 영역(N/A)에는 제1 구동회로(121)가 전기적으로 연결되는 패드부를 통해 제2 구동회로(122)로 컨트롤러(120)는, 제1 구동회로(121)로 영상데이터(DATA)를 공급할 수 있다. 또한, 컨트롤러(120)는, 제1 구동 공개특허 10-2020-0041164 예를 들어, 컨트롤러(120)는, 제2 구동회로(122)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start 또한, 컨트롤러(120)는, 제1 구동회로(121)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 컨트롤러(120)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨 제1 구동회로(121)는, 컨트롤러(120)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전 제1 구동회로(121)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터 제2 구동회로(122)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(G 제2 구동회로(122)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. 제1 구동회로(121)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하 각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 제2 구동회로(122)는 하나 이상의 게이트 드라이버 집적회로(GDIC: Gate Driver IC)가 TAB (Tape Automated 도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 구동회로(121)는 다양한 타입들(TAB, 제1 구동회로(121)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 제1 구동회로(121) 제1 구동회로(121)가 COF 타입으로 구현된 경우, 제1 구동회로(121)를 구현한 각 소스 드라이버 집적회로(SDI 소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 표시패널(110)을 전기적으로 연결해주기 위한 표시장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상 하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 표시패널(110)과 전기적으로 연 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연 표시패널(110) 상의 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 게이트 구동회로들(GDC)에 가장 인접하게 배치된 소 도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 구동회로(121)는 다양한 타입들(TAB, 제1 구동회로(121)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 3은 제1 구동회로(121) 제1 구동회로(121)가 COG 타입으로 구현된 경우, 제1 구동회로(121)를 구현한 소스 드라이버 집적회로(SDIC)는 표시패널(110) 상의 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 여기서, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 소스 드라이버 집적회로(SDIC)가 전기적으 도 2 및 도 3을 참조하면, 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A) 중 데이터 링크 배선들(DLL)과 도 4는 본 발명의 실시예들에 따른 표시패널(110)에서 상부 베젤 영역(UBA: Upper Bezel Area)의 일부를 나타낸 도 4의 예시는, 도 2 또는 도 3예 예시된 2개의 상부 베젤 영역(UBA) 중 하나의 영역을 도시한 것으로서, 이러 제1 패드부(SDIC PAD)는 다수의 신호패드(PDa, PDb, PDc, PDd, PDe, PDf, PDg, …)를 포함할 수 있다. 제1 패드부(SDIC PAD)에 포함된 다수의 신호패드(PDa, PDb, PDc, PDd, PDe, PDf, PDg, …)는 소스 측 회로필름 그리고, 제1 패드부(SDIC PAD)에 포함된 다수의 신호패드(PDa, PDb, PDc, PDd, PDe, PDf, PDg, …)는 다수의 다수의 데이터 링크 배선(DLL)는 넌-액티브 영역(N/A) 내 상부 베젤 영역(UBA)에 배치되는 신호배선들로서, 액 다수의 게이트 구동 관련 배선(GCL1, GCL2, GCL3, …)는 넌-액티브 영역(N/A) 내 상부 베젤 영역(UBA)에 배치되 다수의 게이트 구동 관련 배선(GCL1, GCL2, GCL3, …)는 넌-액티브 영역(N/A) 내 상부 베젤 영역(UBA)은 물론, 도 5 내지 도 8은 본 발명의 실시예들에 따른 표시패널(110)에서 발생한 다양한 신호배선들(SL) 간의 단락 현상 표시패널(110)에 배치된 신호배선들(SL)은, 액티브 영역(A/A)에 배치되는 신호배선들(SL)과 넌-액티브 영역 액티브 영역(A/A)에 배치되는 신호배선들(SL)은 액티브 영역(A/A)에만 배치될 수도 있고, 넌-액티브 영역(N/A) 예를 들어, 액티브 영역(A/A)에 배치되는 신호배선들(SL)은 데이터 라인들(DL), 게이트 라인들(GL), 각종 전압 예를 들어, 넌-액티브 영역(N/A)에 배치되는 신호배선들(SL)은 데이터 링크 배선들(DLL), 게이트 구동 관련 배 이와 같이, 표시패널(110)의 액티브 영역(A/A)과 넌-액티브 영역(N/A)에는 다양한 종류의 많은 신호배선들(SL) 따라서, 표시패널(110)의 액티브 영역(A/A)과 넌-액티브 영역(N/A)에는 다양한 종류의 많은 신호배선들(SL)은, 도 5 내지 도 8은 신호배선들(SL) 간의 전기적인 단락이 다양한 위치에서 발생한 상황을 예시적으로 나타낸 도 도 5의 예시에 따르면, 액티브 영역(A/A)에 배치된 데이터 라인들(DL) 간에 단락(Short)이 발생할 수 있다. 도 여기서, 넌-액티브 영역(N/A)에 배치된 데이터 링크 배선들(DLL)은 액티브 영역(A/A)에 배치된 데이터 라인들 이와 같이, 액티브 영역(A/A)에 배치된 데이터 라인들(DL) 또는 넌-액티브 영역(N/A)에 배치된 데이터 링크 배 도 7 및 도 8의 예시에 따르면, 넌-액티브 영역(A/A)에 배치된 게이트 구동 관련 배선들(GCL1, GCL2, GCL3, …) 단락 발생의 구체적인 위치로서, 도 7에 도시된 바와 같이, 액티브 영역(A/A)의 측면 외곽 영역(상부 베젤 영역 단락 발생의 다른 구체적인 위치로서, 도 8에 도시된 바와 같이, 액티브 영역(A/A)의 상부 외곽 영역에 해당하 이와 같이, 넌-액티브 영역(N/A)에 배치된 2개의 게이트 구동 관련 배선(GCL1, GCL2) 사이에 단락이 발생하면, 따라서, 아래에서는, 신호배선들(SL) 간의 전기적인 단락과 그 단락 위치를 검출하기 위한 검사방법을 상세하게 표시패널(110)은 액티브 영역(A/A)과 넌-액티브 영역(N/A)을 포함하고, 제1 신호배선(SL1) 및 제2 신호배선 표시패널(110)의 넌-액티브 영역(N/A)에는 데이터 구동회로에 해당하는 제1 구동회로(121)가 본딩되는 제1 패드 공개특허 10-2020-0041164 제1 패드 부(SDIC PAD)는 다수의 신호패드들을 포함한다. 제1 패드 부(SDIC PAD)에 포함된 다수의 신호패드들은 제1 신호배선(SL1) 및 제2 신호배선(SL2)이 전기적으로 다수의 신호배선(SL)은 제1 패드 부(SDIC PAD)에서 다른 구동회로로 신호를 전달하는 배선을 포함할 수 있다. 다수의 신호배선(SL)은 제1 패드 부(SDIC PAD)에서 액티브 영역(A/A) 내 서브픽셀(SP)로 신호를 공급하기 위한 검사회로(900)는, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락 여부를 판단하는 회로이다. 검사회로(900)는, 제1 및 제2 검사제어패드(TCP1, TCP2) 각각으로 검사제어신호를 공급하여, 제1 및 제2 검사 검사회로(900)는, 제1 및 제2 검사패드(TP1, TP2) 중 하나로 검사신호를 공급하고, 제1 및 제2 검사패드(TP1, 검사회로(900)는, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락 여부뿐만 아니라, 제1 신호배선(SL1) 및 일 예로, 검사회로(900)는, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락 위치가 넌-액티브 영역(N/A)인 또 다른 일 예로, 검사회로(900)는, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락 위치가 액티브 영역 도 9 및 도 10을 참조하면, 제1 신호배선(SL1)은 제1 부분배선(SL1_F)과 제2 부분배선(SL1_R)을 포함할 수 있다 제1 신호배선(SL1)의 제1 부분배선(SL1_F)과 제2 부분배선(SL1_R) 중 제1 부분배선(SL1_F)은 제1 신호패드 제1 검사 제어 트랜지스터(TTR1)는 제1 신호배선(SL1)의 제1 부분배선(SL1_F)과 제2 부분배선(SL1_R) 사이에 위 제1 신호배선(SL1)을 이루는 제1 부분배선(SL1_F)과 제2 부분배선(SL1_R) 중 제1 부분배선(SL1_F)은 표시패널 제1 신호배선(SL1)을 이루는 제1 부분배선(SL1_F)과 제2 부분배선(SL1_R) 중 제2 부분배선(SL1_R)은 액티브 영 다시 말해, 제1 신호배선(SL1)이 제1 패드 부(SDIC PAD)에서 넌-액티브 영역(N/A)에 전기적으로 연결되는 제2 제2 신호배선(SL2)을 이루는 제1 부분배선(SL2_F)과 제2 부분배선(SL2_R) 중 제1 부분배선(SL2_F)은 표시패널 제2 신호배선(SL2)을 이루는 제1 부분배선(SL2_F)과 제2 부분배선(SL2_R) 중 제2 부분배선(SL2_R)은 액티브 영 다시 말해, 제2 신호배선(SL2)이 제1 패드 부(SDIC PAD)에서 넌-액티브 영역(N/A)에 전기적으로 연결되는 제2 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2) 각각은 제1 노드, 제2 노드 및 제3 노드를 제1 검사 제어 트랜지스터(TTR1)의 제1 노드는 제1 신호배선(SL1)의 제1 부분배선(SL1_F)을 통해 제1 신호패드 제2 검사 제어 트랜지스터(TTR2)의 제1 노드는 제2 신호배선(SL2)의 제1 부분배선(SL2_F)을 통해 제2 신호패드 제1 및 제2 검사 제어 트랜지스터(TTR1, TTR2)는 도 9에 도시된 바와 같이 P-타입 트랜지스터일 수도 있고, 도 도 9에 도시된 바와 같이, 제1 및 제2 검사 제어 트랜지스터(TTR1, TTR2)가 P-타입 트랜지스터인 경우, 제1 및 도 10에 도시된 바와 같이, 제1 및 제2 검사 제어 트랜지스터(TTR1, TTR2)가 N-타입 트랜지스터인 경우, 제1 및 -15-제1 및 제2 검사 제어 트랜지스터(TTR1, TTR2)는 표시패널(110)의 넌-액티브 영역(N/A)에 위치할 수 있다. 1차 검사 단계(S100)는 2개의 신호배선(SL1, SL2) 간의 단락이 발생했는지를 판단하는 단계이다. 1차 검사 단계(S100)는, 제1 및 제2 검사라인(TL1, TL2) 중 하나로 1차 검사신호(TEST1_TX)를 공급하는 1차 검 2차 검사 단계(S200)는, 제1 및 제2 검사라인(TL1, TL2) 중 하나로 2차 검사신호(TEST2_TX)를 공급하는 2차 검 검사회로(900)는, 검사실행명령신호의 발생 시, 신호배선 단락 검출을 위한 검사를 시작하게 된다. 이러한 1차 검사 단계(S100)는, 제1 및 제2 검사라인(TL1, TL2) 중 하나로 1차 검사신호(TEST1_TX)를 공급하는 도 12를 참조하면, 1차 검사신호 공급 단계(S110)에 해당하는 제1 기간 동안, 검사회로(900)는, 제1 검사 제어 검사회로(900)는 제1 검사제어패드(TCP1) 및 제2 검사제어패드(TCP2)로 턴-온 전압(VG_ON)을 출력함으로써, 턴- 1차 검사신호 공급 단계(S110) 동안, 검사회로(900)는, 제1 검사패드(TP1) 및 제2 검사패드(TP2) 중 제1 검사패 즉, 1차 검사신호 공급 단계(S110) 동안, 검사회로(900)는, 제1 검사라인(TL1) 및 제2 검사라인(TL2) 중 제1 검 -16-예를 들어, 검사회로(900)는 제1 검사라인(TL1)과 전기적으로 연결된 제1 검사패드(TP1)를 통해 제1 측정신호 도 14 및 도 15를 참조하면, 단락 여부 판단 단계(S130) 동안, 검사회로(900)는, 1차 측정 단계(S120) 동안의 도 14에 도시된 바와 같이, 검사회로(900)는, 1차 측정 단계(S120) 동안의 측정 결과(1st TEST Result), 제2 여기서, 제1 신호배선(SL1)과 제2 신호배선(SL2) 간의 오픈(Open)은 제1 신호배선(SL1)과 제2 신호배선(SL2) 간 1차 검사신호(TEST1_TX)가 인가되었던 제1 검사패드(TP1)를 통해 얻어진 제1 측정신호(TEST1_RX1)는 1차 검사신 제2 측정신호(TEST1_RX2)가 제1 측정신호(TEST1_RX1)와 전혀 다르다는 것은, 전압 레벨 변화가 다르다는 것을 도 15에 도시된 바와 같이, 검사회로(900)는, 1차 측정 단계(S120) 동안의 측정 결과(1st TEST Result), 제2 제1 신호배선(SL1)과 제2 신호배선(SL2)이 단락(Short) 된 비정상 상태인 경우, 1차 검사신호(TEST1_TX)가 인가 제2 측정신호(TEST1_RX2)가 1차 검사신호(TEST1_TX) 및 제1 측정신호(TEST1_RX1)와 대응된다는 것은, 전압 레 전술한 바와 같이, 1차 검사 단계(S100)를 통해, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락 여부가 검 만약, 1차 검사 단계(S100)를 통해, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락이 검출되면, 2차 검사 2차 검사 단계(S200)는, 제1 및 제2 검사라인(TL1, TL2) 중 하나로 2차 검사신호(TEST2_TX)를 공급하는 2차 검 도 16을 참조하면, 2차 검사신호 공급 단계(S210)에 해당하는 제3 기간 동안, 검사회로(900)는, 제1 검사 제어 검사회로(900)는 제1 검사제어패드(TCP1) 및 제2 검사제어패드(TCP2)로 턴-오프 전압(VG_OFF)을 출력함으로써, -17-2차 검사신호 공급 단계(S210) 동안, 검사회로(900)는, 제1 검사패드(TP1) 및 제2 검사패드(TP2) 중 제1 검사패 즉, 2차 검사신호 공급 단계(S210) 동안, 검사회로(900)는, 제1 검사라인(TL1) 및 제2 검사라인(TL2) 중 제1 검 예를 들어, 검사회로(900)는 제1 검사라인(TL1)과 전기적으로 연결된 제1 검사패드(TP1)를 통해 제1 측정신호 도 18 및 도 19를 참조하면, 단락 위치 판단 단계(S230) 동안, 검사회로(900)는, 2차 측정 단계(S220) 동안의 보다 구체적으로, 검사회로(900)는, 2차 측정 단계(S220) 동안의 측정 결과, 도 18에 도시된 바와 같이, 제1 검 다시 말해, 검사회로(900)는, 2차 측정 단계(S220) 동안의 측정 결과, 도 18에 도시된 바와 같이, 제2 검사패드 전술한 바에 따르면, 제1 신호배선(SL1)과 제2 신호배선(SL2)의 단락 위치는, 제1 및 제2 검사 제어 트랜지스터 이러한 단락 위치는 제1 신호배선(SL1)에서 액티브 영역(A/A)에 배치된 부분과 제2 신호배선(SL2)에서 액티브 검사회로(900)는, 2차 측정 단계(S220) 동안의 측정 결과, 도 19에 도시된 바와 같이, 제1 검사패드(TP1) 및 제 다시 말해, 검사회로(900)는, 2차 측정 단계(S220) 동안의 측정 결과, 도 19에 도시된 바와 같이, 제2 검사패드 전술한 바에 따르면, 제1 신호배선(SL1)과 제2 신호배선(SL2)의 단락 위치는 제1 및 제2 검사 제어 트랜지스터 이상에서 설명한 표시패널(110)에 배치된 신호배선들(SL) 간의 단락 검사 방법은 표시장치(100)가 출하되기 전 -18-단, 도 20 내지 도 23에서는, 다수의 신호배선(SL)으로서 제1 신호배선(SL1) 및 제2 신호배선(SL2)을 예로 도 20 및 도 21에서, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2)가 P-타입 트랜지스터 도 22 및 도 23에서, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2)가 N-타입 트랜지스터 이상에서 전술한 검사 방법이 진행되어, 제1 신호배선(SL1) 및 제2 신호배선(SL2) 간의 단락이 없는 것으로 판 이러한 제품 출하가 된 상태에서, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2) 각각의 이에 따라, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2)는 턴-온 된다. 따라서, 제1 신호패드(PD1)에 입력된 신호는, 제1 신호배선(SL1)의 제1 부분배선(SL1_F)으로 공급되고, 제1 검 검사에 사용되었던 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2)는, 검사가 종료되었더 도 20 내지 도 23을 참조하면, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2) 각각에서, 도 20 내지 도 23을 참조하면, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터(TTR2) 각각의 제3 도 20 및 도 22에 도시된 바와 같이, 제품 출하 후에는, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트 제품 출하 후, 제1 검사 제어 트랜지스터(TTR1)의 제3 노드 (게이트 노드)에 연결된 라인(제1 검사제어라인 제2 검사 제어 트랜지스터(TTR2)의 제3 노드 (게이트 노드)에 연결된 라인(제2 검사제어라인(TCL2))의 끝 단에 한편, 도 21 및 도 23에 도시된 바와 같이, 제1 검사 제어 트랜지스터(TTR1) 및 제2 검사 제어 트랜지스터 도 20 내지 도 23을 참조하면, 제1 신호배선(SL1)에서 분기된 라인(제1 검사라인(TL1))이 표시패널(110)의 넌- 공개특허 10-2020-0041164 도 20 및 도 22를 참조하면, 제1 신호배선(SL1)에서 분기된 라인(제1 검사라인(TL1))의 끝 단에 연결된 패드(제 도 20 내지 도 23을 참조하면, 제2 신호배선(SL2)에서 분기된 라인(제2 검사라인(TL2))이 표시패널(110)의 넌- 도 20 및 도 22를 참조하면, 제2 신호배선(SL2)에서 분기된 라인(제2 검사라인(TL2))의 끝 단에 연결된 패드(제 한편, 도 21 및 도 23에 도시된 바와 같이, 제1 검사패드(TP1) 및 제2 검사패드(TP2)는, 패널 제작 공정 중에 도 24를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 검사시스템에서, 검사회로(900)는, 1차 검사신 검사 컨트롤러(TEST_CTR)는 도 1의 컨트롤러(120)에 포함될 수 있다. 출력부(TX) 및 수신부(RX)는 제1 구동회로(121)의 내부에 포함되거나, 인쇄회로기판 상에 실장될 수 있다. 본 발명의 실시예들에 따른 표시장치(100)의 검사시스템은 검사 대상이 되는 2개의 신호배선(SL1, SL2)를 선택 이상에서 설명한 바와 같은 본 발명의 실시예들에 의하면, 본 발명의 실시예들의 목적은, 신호배선들(SL) 간의 또한, 본 발명의 실시예들에 의하면, 신호배선들(SL) 간의 단락 여부를 검출할 수 있는 표시장치(100), 표시패 또한, 본 발명의 실시예들에 의하면, 신호배선들(SL) 간의 단락 위치 검출할 수 있는 표시장치(100), 표시패널 또한, 본 발명의 실시예들에 의하면, 신호배선들(SL) 간의 단락 검사를 제품 출하 이전은 물론, 제품 출하 이후도 9 및 도 10은 본 발명의 실시예들에 따른 표시패널에서 신호배선들 간의 단락을 검출하기 위한 검사시스템을	In describing the components of this invention, terms such as first, second, A, B, (a), (b), etc., may be utilized. Referring to FIG. 1, a display device (100) according to embodiments of the invention includes a plurality of data lines (DL) and a plurality of gate lines (GL); the driving circuit, functionally viewed, comprises a first driving circuit (121) to drive multiple data lines (DL) and can be configured such that in a display panel (110), the data lines (DL) and the gate lines (GL) intersect each other. By way of example, the display panel (110), according to its subpixel structure and panel type (e.g., LCD, OLED), includes various signal wiring types beyond data and gate lines, with an active area (A/A) for image display and a non-active region (N/A) comprised. The active region (A/A) is populated with numerous subpixels (SP), whereas the non-active region (N/A) comprises pads connecting the first driving circuit (121) electrically, facilitating the controller (120) to supply image data (DATA) to the first driving circuit (121). For instance, the controller (120) can control the second driving circuit (122) using a gate start pulse (GSP) and manage the first driving circuit (121) with a source start pulse (SSP). The technology involved encompasses a timing controller commonly used in display technology. The first driving circuit (121) takes input from the controller (120) and transmits data across multiple data lines (DL) by incorporating shift registers, latch circuits, and digital-analog converters. The second driving circuit (122) sequentially supplies scan signals across gate lines (GL) and can include shift registers and level shifters. The first driving circuit (121) comprises at least one source driver integrated circuit (SDIC), which may be of Tape Automated Bonding (TAB) or Chip On Glass (COG) type, whereas the second driving circuit (122) involves at least one gate driver IC (GDIC) which may also be TAB type. Referring to FIG. 2, the display device (100) demonstrates different implementations like TAB for the first driving circuit (121), which may be constructed using SDIC. Moreover, when the first driving circuit (121) is a Carrier On Film (COF) type, it involves SDIC positioned on the circuit film interfacing the panel (110) electrically. The display device (100) ensures circuit connectivity between SDIC and other sub-components through at least one source-printed circuit board (SPCB) mounted to the system. The SPCB electrically couples with the control PCB (CPCB) via at least a connector (CBL). Notably, the gate drive circuit {GDC} in the non-active region (N/A) aligns with nearest gate-related wiring. Investigation into FIG. 3 reveals that implementations like COG for the first driving circuit (121) into SDIC offer further circuit solutions. Meanwhile, FIG. 4 unveils parts of the upper bezel area (UBA) in the display panel (110), illustrating the SDIC pad's configuration to connect varied signal pads. Examining FIG. 5 through FIG. 8, diverse signal wiring (SL) placements both in active and non-active areas demonstrate short-circuit detection across the signal lines (SL) which activates as essential inspection steps prior to screen assembly or post-fabrication before release. Herein signal wiring within the display panel (110) includes active area positioning or inter-area connections, aided by a testing circuit (900) linking the first and second signal lines. This testing circuit performs diagnostics to evaluate potential short-circuits employing testing pads along with examination signals across test lines (TL1, TL2) through which short-circuit occurrences such as opens in signal networks might be initial symptoms of design deviations. The explanatory testing sequences, depicted in FIG. 9 to FIG. 10, describe the investigative algorithm wherein provided testing transistors (like P-type or N-type circuits TTR1, TTR2) assess signal paths to affirm integrity under first and secondary test inspections (S100, S200), subsequently deducing the short-circuit scenarios affirmatively prior to product shipping. Furthermore, post-test analyses consecutively engage, as demonstrated in additional flowcharts from FIG. 11 to FIG. 23, illustrating aligned outcomes from the testing circuitry inclusive of examiner pads and short detection circuits. Should anomalies emerge indicating short-circuits between any signal line pairs, elevated corrective protocols are instigated preserving system reliability against detected short positions from the active or non-active margins. Therefore, by administering these circuit assessments across differing panel constitutions, the presence or absence of internal short-circuits becomes quantifiable, ensuring robust pre-distributed reliability screening, supported by graphical data from FIG. 24 onward.	1
1020180121265	도 1은 본 발명의 실시예에 따른 폴더블 표시장치를 개략적으로 도시한 사시도. [0034]	FIG. 1 is a perspective view schematically illustrating a foldable display device according to an embodiment of the present invention. [0034]	1
1020150169504	도 5는 본 발명의 실시예에 따른 유기발광다이오드소자의 개략적인 단면도이다.	FIG. 5 is a schematic cross-sectional view of an organic light-emitting diode device according to an embodiment of the present invention.	1
1020150141568	세로 라인은 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)을 포함할 수 있다. 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 라인들, 및 트랜지스터를 전원 라인(EVDD)은 전원 링크라인(또는, 전원 점핑라인)(EVDDC)을 통해, 서브픽셀들(SP1~SP4) 각각의 구동 트랜 구동 소스 전극(DRS) 및 구동 드레인 전극(DRD)은 중간 절연층(ILD) 상에서, 서로 이격되어 배치된다. 구동 소 전원라인(EVDD)은, 트랜지스터들의 소스 전극 및 드레인 전극과 동일층에 동일 물질(SM)로 형성될 수 있다. 도 세로 라인은 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)을 포함할 수 있다. 제1 내지 제4 서브 픽셀(SP1~SP4)는 하나의 센싱 라인(VREF) 및 하나의 전원 라인(EVDD)을 공유할 수 있다. 전원 라인(EVDD)은 전원 링크라인(EVDDC)을 통해, 서브픽셀들(SP1~SP4) 각각의 구동 트랜지스터(DR)에 연결될 전원 링크라인(EVDDC)은 제1 전원 링크라인(EVDDC1)과 제2 전원 링크라인(EVDDC2)을 포함한다. 제1 전원 링크 제1 방향으로 연장되는 제1 센싱 링크라인(VREFC1), 제2 센싱 링크라인(VREFC2), 제1 전원 링크라인(EVDDC1), 또 다른 예로, 도시하지는 않았으나, 센싱 라인(VREF)이 전원라인(EVDD) 및 제1 및 제2 게이트 라인(GL1, GL2) 세로 라인은 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)을 포함할 수 있다. 제1 내지 제4 서브 픽셀(SP1~SP4)는 하나의 센싱 라인(VREF) 및 하나의 전원 라인(EVDD)을 공유할 수 있다. 센 전원 라인(EVDD)은 전원 링크라인(EVDDC)을 통해, 서브픽셀들(SP1~SP4) 각각의 구동 트랜지스터(DR)에 연결될 전원 링크라인(EVDDC)은 제1 전원 링크라인(EVDDC1)과 제2 전원 링크라인(EVDDC2)을 포함한다. 제1 전원 링크 제1 방향으로 연장되는 제1 센싱 링크라인(VREFC1), 제2 센싱 링크라인(VREFC2), 제1 전원 링크라인(EVDDC1), 또 다른 예로, 도시하지는 않았으나, 센싱 라인(VREF)이 전원라인(EVDD) 및 제1 및 제2 게이트 라인(GL1, GL2)도 11은 전원라인, 구동 트랜지스터, 및 전원 링크라인의 연결 관계를 나타낸 단면도이다.	The vertical lines may include a power line (EVDD), a sensing line (VREF), and first to fourth data lines (DL1 to DL4). Lines such as the power line (EVDD), the sensing line (VREF), and the first to fourth data lines (DL1 to DL4), along with transistors, are such that the power line (EVDD) is arranged via a power link line (or, a power jumper line) (EVDDC), with the respective drive source electrode (DRS) and drive drain electrode (DRD) of each subpixel (SP1 to SP4) being spaced apart on an intermediate insulating layer (ILD). The driving source power line (EVDD) can be formed on the same level as the source and drain electrodes of the transistors with the same material (SM). The vertical lines may include a power line (EVDD), a sensing line (VREF), and first to fourth data lines (DL1 to DL4). The first to fourth subpixels (SP1 to SP4) can share one sensing line (VREF) and one power line (EVDD). The power line (EVDD), via a power link line (EVDDC), which connects to the driving transistor (DR) of each subpixel (SP1 to SP4), includes a first power link line (EVDDC1) and a second power link line (EVDDC2). The first power link, extending in the first direction, includes a first sensing link line (VREFC1), a second sensing link line (VREFC2), a first power link line (EVDDC1), and in another example, although not depicted, the sensing line (VREF) is arranged with the power line (EVDD) and first and second gate lines (GL1, GL2); the diagram 11 illustrates a cross-sectional view showing the connection relationship of the power line, driving transistor, and power link line.	1
1020180119818	또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 도 1은 실시예들에 따른 터치표시장치(100)의 시스템 구성도이다. 도 1을 참조하면, 실시예들에 따른 터치표시장치(100)는 영상을 표시하기 위한 영상 표시 기능과, 사용자의 터 실시예들에 따른 터치표시장치(100)는, 영상 표시를 위해, 데이터 라인들과 게이트 라인들이 배치되는 표시패널 디스플레이 구동 회로(120)는, 기능적으로 볼 때, 데이터 라인들을 구동하기 위한 데이터 구동 회로와, 게이트 디스플레이 구동 회로(120)는, 하나 이상의 집적회로로 구현될 수 있다. 실시예들에 따른 터치표시장치(100)는, 터치 센싱을 위해, 다수의 터치전극들(TE)이 배치된 터치패널(TSP)과, 터치회로(130)는 터치패널(TSP)을 구동하기 위하여 터치패널(TSP)로 터치구동신호를 공급하고, 이후, 터치패널 이러한 터치회로(130)는 터치구동신호를 공급하고 터치센싱신호를 수신하는 터치구동회로와, 터치유무 및/또는 터치회로(130)는 하나 또는 둘 이상의 부품(예: 집적회로)으로 구현될 수 있으며, 디스플레이 구동 회로(120)와 또한, 터치회로(130)의 전체 또는 일부는, 디스플레이 구동 회로(120) 또는 그 내부 회로와 통합되어 구현될 수 한편, 실시예들에 따른 터치표시장치(100)는 터치전극들(TE)에 형성되는 캐패시턴스(Capacitance)에 기반하여 실시예들에 따른 터치표시장치(100)는 캐패시턴스 기반의 터치 센싱 방식으로서, 뮤추얼-캐패시턴스(Mutual- 뮤추얼-캐패시턴스(Mutual-capacitance) 기반의 터치 센싱 방식의 경우, 다수의 터치전극들(TE)은 터치구동신호 아래에서는, 터치전극들(TE) 중 구동전극에 해당하는 터치전극을 "제1 터치전극(TE-1)"이라고 하고, 터치전극들 -8-셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식의 경우, 각 터치전극(TE)은 구동전극의 역할과 센싱 이러한 셀프-캐패시턴스 기반의 터치 센싱 방식의 경우, 손가락, 펜 등의 포인터와 터치전극(TE) 간의 캐패시턴 이와 같이, 실시예들에 따른 터치표시장치(100)는, 뮤추얼-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱 또한, 실시예들에 따른 터치표시장치(100)의 표시패널(110)은, 유기발광다이오드 패널(OLED Panel), 액정표시패 도 2는 실시예들에 따른 터치표시장치(100)의 터치패널(TSP)의 예시도이다. 도 2를 참조하면, 터치패널(TSP)에는 다수의 터치전극들(TE)이 배치되며, 이러한 터치전극들(TE)과 터치회로 또한, 터치패널(TSP)에는, 터치라인들(TL)과 터치회로(130)를 전기적으로 연결해주기 위하여, 터치회로(130)가 터치전극들(TE) 및 터치라인들(TL)은 동일한 층에 존재할 수도 있고 서로 다른 층에 존재할 수도 있다. 이러한 터치패드들(TP)은 터치라인들(TL)의 일부이거나 터치라인들(TL)과 접촉하는 메탈(Metal)일 수도 있다. 아래에서는, 터치패널(TSP)에서 터치전극들(TE)이 배치되는 영역을 터치전극 영역(TEA)이라고 한다. 이러한 터치전극 영역(TEA) 자체를 터치패널(TSP)이라고도 볼 수 있다. 한편, 전술한 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱 방식을 채택하고 있는 경우, 동일한 열 여기서, 하나의 구동전극 라인(DRL)을 형성하는 둘 이상의 제1 터치전극(TE-1)은 구동전극에 해당한다. 하나의 하나의 구동전극 라인(DRL)마다 적어도 하나의 터치라인(TL)이 연결되고, 하나의 센싱전극 라인(SENL)마다 적어 하나의 구동전극 라인(DRL)마다 연결되는 적어도 하나의 터치라인(TL)을 구동터치라인(TL-1)이라고도 한다. 하 하나의 터치라인마다 하나의 터치패드(TP)가 연결되는데, 구동터치라인(TL-1)에 연결되는 터치패드(TP)를 구동 전술한 바를 다시 설명하면, 다수의 터치전극들(TE)은 둘 이상씩 전기적으로 연결된다. 이에 따라, 다수의 터치전극들(TE)은 구동전극 라인들(DRL)과 센싱전극 라인들(SENL)로 구성할 수 있다. 각 구동전극 라인(DRL)은 동일한 열 또는 동일한 행에 배치되어 전기적으로 연결된 둘 이상의 터치전극(TE)으로 하나의 구동전극 라인(DRL)을 형성하는 둘 이상의 터치전극(TE)은 일체화되어 있을 수도 있고, 브릿지 등의 연 -9-각 센싱전극 라인(SENL)은 동일한 행 또는 동일한 열에 배치되어 전기적으로 연결된 둘 이상의 터치전극(TE)으 하나의 센싱전극 라인(SENL)을 형성하는 둘 이상의 제2 터치전극(TE-2)은 일체화되어 있을 수도 있고, 브릿지 여기서, 하나의 구동전극 라인(DRL)을 형성하는 둘 이상의 제1 터치전극(TE-1)은 터치구동신호가 인가되는 구동 다수의 터치전극들(TE) 중 일부는 터치라인(TL)과 전기적으로 연결되고, 나머지는 터치라인(TL)과 전기적으로 예를 들어, 하나의 구동전극 라인(DRL)을 형성하기 위한 구동전극들에 해당하는 제1 터치전극들(TE-1) 중 하나 또한, 하나의 센싱전극 라인(SENL)을 형성하기 위한 센싱전극들에 해당하는 제2 터치전극들(TE-2) 중 하나(예: 터치패널(TSP)의 전술한 구조에 따라, 뮤추얼-캐패시턴스 기반의 터치 센싱이 가능해질 수 있다. 도 2를 참조하면, 다수의 터치전극들(TE) 각각은, 일 예로, 외곽의 윤곽을 볼 때, 마름모형일 수 있다. 다수의 터치전극들(TE) 각각은, 다른 예로, 외곽의 대략적인 윤곽을 볼 때, 직사각형 (정사각형을 포함할 수 있 터치표시장치(100)의 디스플레이 성능 및 터치 성능을 고려하여, 터치전극(TE)의 형상을 다양하게 설계할 수 있 실시예들에 따른 터치패널(TSP)은 표시패널(110)의 외부에 존재할 수도 있지만(외장형), 표시패널(110)의 내부 터치패널(TSP)이 외장형인 경우, 터치패널(TSP)과 표시패널(110)은 서로 다른 패널 제작 공정을 통해 만들어진 터치패널(TSP)이 내장형인 경우, 터치패널(TSP)과 표시패널(110)은 한번의 패널 제작 공정을 통해 함께 만들어 터치패널(TSP)이 내장형인 경우, 터치패널(TSP)은 다수의 터치전극들(TE)의 집합체로 볼 수 있다. 여기서, 다수 도 3은 실시예들에 따른 터치패널(TSP)에서, 메쉬 타입의 터치전극(TE)을 나타낸 도면이다. 실시예들에 따른 터치패널(TSP)에서, 다수의 터치전극들(TE) 각각은 메쉬 타입(Mesh Type)일 수 있다. 다시 말해, 하나의 터치전극(TE)은 구멍이 뚫려 있는 메쉬 타입의 전극 메탈(EM)일 수 있다. 여기서, 하나의 터치전극(TE)에서의 구멍은 오픈 영역(OA)이라고도 한다. 아래에서, 전극 메탈(EM)은 터치전극(TE)과 동일한 의미로 사용될 수 있다. 위에서 전술한 바와 같이, 하나의 터치전극(TE)의 외곽의 대략적인 윤곽은 마름모형 또는 직사각형(정사각형 포 하나의 터치전극(TE)의 외곽의 대략적인 윤곽과, 하나의 터치전극(TE)에서의 구멍에 해당하는 오픈 영역(OA)의 각 터치전극(TE)은 다수의 오픈 영역들(OA)이 있는 메쉬 타입의 전극 메탈(EM)이되, 다수의 오픈 영역들(OA) 각 표시패널(110)이 LCD 패널인 경우, 서브픽셀의 발광 부는 픽셀전극 또는 컬러필터 등을 포함할 수 있다. 표시패 전술한 바에 따르면, 발광 위치에 맞게 터치 전극(TE)에 해당하는 전극 메탈(EM)의 오픈 영역들(OA)이 존재함으 한편, 표시패널(110)의 발광 효율을 더욱 높이기 위하여, 각 서브픽셀의 회로 부(트랜지스터 등이 형성된 부 서브픽셀들은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀로 이루어질 수 있다. 경우에 따라서는, 서브픽셀들은 적색 서브픽셀, 흰색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀로 이루어질 수 도 4는 실시예들에 따른 터치패널(TSP)의 일부를 나타낸 도면이다. 도 4는 도 3과 같이 터치전극(TE)이 오픈 영역들(OA)이 있는 메쉬 타입의 전극 메탈(EM)로 만들어진 경우, 7개 7개의 터치전극(TE)는 구동전극들에 해당하는 4개의 제1 터치전극들(TE-1)과 센싱전극들에 해당하는 3개의 제2 4개의 제1 터치전극들(TE-1) 중 i번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 i번째 구동전극 라인(DRL # 일 예로, i번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 자신들과 다른 층에 존재하는 브릿지 패턴(BP)을 통 다른 예로, i번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 일체로 형성되어 전기적으로 연결될 수도 있다. 4개의 제1 터치전극들(TE-1) 중 i+1번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 i+1번째 구동전극 라인(DRL 일 예로, i+1번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 자신들과 다른 층에 존재하는 브릿지 패턴(BP)을 다른 예로, i+1번째 열에 배열된 2개의 제1 터치전극들(TE-1)은 일체로 형성되어 전기적으로 연결될 수도 있다. 3개의 제2 터치전극들(TE-2)은 j번째 행에 배열되어 j번째 센싱전극 라인(SENL #j)을 형성한다. 일 예로, j번째 행에 배열된 3개의 제2 터치전극들(TE-2)은 일체로 형성되어 전기적으로 연결될 수 있다. 다른 예로, j번째 행에 배열된 3개의 제2 터치전극들(TE-2)은 자신들과 다른 층에 존재하는 브릿지 패턴(BP)을 도 4를 참조하면, 4개의 제1 터치전극들(TE-1)과 3개의 제2 터치전극들(TE-2)을 포함하는 모든 터치전극들(TE) 도 5a는 실시예들에 따른 터치패널에서, 영역 내 더미 메탈이 존재하는 메쉬 타입의 터치전극을 나타낸 도면이 도 5a를 참조하면, 터치패널(TSP)에 배치된 다수의 터치전극들(TE) 각각은 메쉬 타입으로 패터닝 된 전극 메탈 결국, 메쉬 타입으로 패터닝 된 전극 메탈(EM)을 터치전극(TE)이라고 할 수 있다. 하나의 터치전극(TE)은 메쉬 타입으로 패터닝 된 전극 메탈(EM)이므로, 하나의 터치전극(TE)의 영역에는 여러 터치패널(TSP)에 배치된 다수의 터치전극들(TE)의 전체 또는 일부의 영역에는, 전극 메탈(EM)과 끊어진 하나 이 여기서, 전극 메탈(EM)은 실질적인 터치전극(TE)에 해당하는 부분으로서, 터치구동신호가 인가되거나, 터치센싱 또한, 전극 메탈(EM)은 터치회로(130)와 전기적으로 연결될 수 있지만, 더미 메탈(DM)은 터치회로(130)와 전기 전술한 바와 같이, 모든 터치전극들(TE) 각각의 영역 안에는, 하나 이상의 더미 메탈(DM)이 전극 메탈(EM)과 끊 또는, 모든 터치전극들(TE) 중 일부의 터치전극들(TE) 각각의 영역 안에만, 하나 이상의 더미 메탈(DM)이 전극 한편, 더미 메탈(DM)의 역할과 관련하여, 하나의 터치전극(TE)의 영역 내에 하나 이상의 더미 메탈(DM)이 존재 이에 비해, 하나의 터치전극(TE)의 영역 내에 하나 이상의 더미 메탈(DM)이 존재하는 경우, 화면 상에 전극 메 또한, 각 터치전극(TE) 별로, 더미 메탈(DM)의 존재 유무 또는 개수(더미 메탈 비율)을 조절함으로써, 각 터치 도 5a를 참조하면, 1개의 터치전극(TE)을 이루는 전극 메탈(EM)이 형성된 이후, 전극 메탈(EM)을 정해진 패턴으 도 5b는 도 5a에서 더미 메탈(DM)을 제거하여 실제적인 전극 역할을 하는 전극 메탈(EM)만을 나타낸 터치전극 도 5b를 참조하여, 전극 메탈(EM)의 메쉬 패턴을 보면, 더미 메탈(EM)이 없는 외곽 부분에서는 전극 메탈(EM)이 아래에서는, 터치전극(TE)을 도시할 때, 설명의 편의를 위하여, 더미 메탈(EM)을 삭제하고, 실질적인 전극 역할 도 6은 실시예들에 따른 터치패널(TSP)의 3가지 영역을 나타낸 도면이다. 실시예들에 따른 터치패널(TSP)에서, 터치전극들(TE)이 배치되는 터치전극 영역(TEA)은 코너 영역, 에지 영역 도 6에 도시된 바와 같이, 터치패널(TSP)에서, 터치전극 영역(TEA)은 4개의 코너 영역과 4개의 에지 영역이 존 경우에 따라서, 터치패널(TSP)에서, 터치전극 영역(TEA)은 원형일 수 있다. 이 경우, 에지 영역을 코너 영역으 다만, 아래에서는, 설명의 편의를 위하여, 터치패널(TSP)에서, 터치전극 영역(TEA)은 4개의 코너 영역과 4개의 터치패널(TSP)의 코너 영역 또는 터치패널(TSP)에서 터치전극 영역(TEA)의 코너 영역의 외곽은 직각 형상일 수 -12-또는, 터치패널(TSP)의 코너 영역 또는 터치패널(TSP)에서 터치전극 영역(TEA)의 코너 영역의 외곽은 라운드 형 이러한 경우, 터치표시장치(100)의 코너가 라운드 형상인 경우에 적합한 터치패널(TSP)을 제공할 수 있다. 도 7은 실시예들에 따른 터치패널(TSP)의 3가지 영역(코너 영역, 에지 영역, 내부 영역)별 터치전극(TE)을 나타 도 7을 참조하면, 다수의 터치전극들(TE) 각각은 메쉬 타입의 전극 메탈(EM)로 구성된다. 이러한 다수의 터치전극들(TE)은, 터치패널(TSP)의 코너 영역에 위치한 터치전극(TE)인 코너 터치전극(CE)과, 코너 터치전극(CE)의 크기는 비 코너 터치전극의 크기보다 작을 수 있다. 다수의 터치전극들(TE)은, 비 코너 터치전극으로서, 터치패널(TSP)의 에지 영역에 위치하는 에지 터치전극(EE) 내부 터치전극(TE)은 마름모형 또는 직사각형일 수도 있다. 에지 터치전극(EE)은 마름모형 또는 직사각형일 수도 있지만, 내부 터치전극(IE)의 절반에 해당한 형태일 수 있 코너 터치전극(CE)은 내부 터치전극(IE)의 절반보다 더 작은 형태일 수 있다. 에지 터치전극(EE)의 크기는, 코너 터치전극(CE)의 크기보다 클 수 있다. 에지 터치전극(EE)의 크기는, 내부 터치전극(IE)의 크기와 동일하거나, 내부 터치전극(IE)의 크기보다 작을 수 코너 영역의 외곽이 라운드 형상인 경우와 그렇지 않은 경우에 관계 없이, 코너 터치전극(CE), 에지 터치전극 만약, 도 7에 도시된 바와 같이, 코너 영역의 외곽이 라운드 형상인 경우, 코너 터치전극(CE)의 외곽의 윤곽은 또한, 도 7에 도시된 바와 같이, 코너 영역의 외곽이 라운드 형상인 경우, 터치패널(TSP)에는 다수의 터치전극 이에 따라, 터치패널(TSP)의 터치전극영역(TEA)의 코너 영역의 외곽이 라운드 형상인 경우, 이에 적합한 구조의 도 8은 실시예들에 따른 터치패널(TSP)의 코너 영역의 평면도이고, 도 9는 실시예들에 따른 터치패널(TSP)의 코 제1, 제2 터치전극들(TE-1, TE-2) 각각은 메쉬 타입의 전극 메탈(EM)로 되어 있다. 제1, 제2 터치전극들(TE-1, TE-2) 각각의 영역에는 더미 메탈들(DM)이 존재하는 더미 메탈 영역들(DMA)이 존재 도 8에 도시된 바와 같이, 코너 영역에 위치하는 코너 터치전극에 해당하는 4개의 터치전극들(TE-1, TE-2) 중에 따라서, 내부 영역에서 제1 터치전극(TE-1)과 제2 터치전극(TE-2) 사이에 형성되는 캐패시턴스와, 코너 영역에 즉, 코너 영역에서 제1 터치전극(TE-1)과 제2 터치전극(TE-2) 사이에 형성되는 캐패시턴스는, 내부 영역에서 제 -13-한편, 도 8 및 도 9에 도시된 바와 같이, 제1, 제2 터치전극들(TE-1, TE-2) 간의 경계 부근에는 더미 메탈 영역 따라서, 경계 부근에 있는 제1 터치전극(TE-1)과 제2 터치전극(TE-2)에 형성되는 캐패시턴스(Cm1), 경계 부근 전술한 바와 같은 캐패시턴스 편차는, 터치패널(TSP)의 터치전극 영역(TEA)의 외곽이 라운드 형상이거나 그렇지 하지만, 터치패널(TSP)의 터치전극 영역(TEA)의 외곽이 라운드 형상인 경우에, 전술한 바와 같은 캐패시턴스 편 이러한 코너 영역과 관련한 캐패시턴스 편차로 인해, 캐패시턴스의 변화량에 기초한 터치 감도는 낮아질 수밖에 따라서, 실시예들은 코너 영역과 관련한 캐패시턴스 편차를 줄이거나 제거하여 터치 감도를 향상시킬 수 있는 한편, 전술한 바와 같이, 전극 메탈(EM)을 형성한 이후, 원하는 패턴으로 전극 메탈(EM)의 일부분들을 커팅함으 이러한 더미 메탈(DM)의 형성 방식에 따라, 전극 메탈(EM)과 더미 메탈(DM)은 도 9에 도시된 바와 같이, 동일한 따라서, 시인성 문제를 해결할 수 있는 위치에 더미 메탈(DM)을 전극 메탈(EM)과 함께 더욱 쉽게 형성할 수 있 한편, 터치패널(TSP)이 유기발광표시패널로 구현된 표시패널(110)에 내장된 경우, 터치패널(TSP)은, 봉지 층 다수의 터치전극들(TE), 다수의 터치라인들(TL) 등의 터치센서메탈은, 봉지 층(ENCAP)과 디스플레이 커버 디스플레이 커버(COVER)는 표시패널(110)의 외곽 커버로서, 커버 글라스(Cover Glass)일 수 있다. 봉지 층(ENCAP)은 미 도시되어 있지만, 아래에 있는 유기물 등을 수분이나 산소로부터 보호해주기 위한 층이다. 한편, 봉지층(ENCAP) 아래에 유기발광다이오드(OLED)의 캐소드(Cathode)가 존재하고, 봉지층(ENCAP)의 두께는 5 아래에서는, 위에서 언급한 코너 영역과 관련한 캐패시턴스 편차와 이로 인한 터치 감도 저하를 방지하기 위한 도 10은 실시예들에 따른 터치패널(TSP)의 코너 영역에서 더미 메탈(DM) 비율이 조절된 경우, 코너 영역의 다른 도 10 및 도 11을 참조하면, 다수의 터치전극들(TE) 각각은 메쉬 타입의 전극 메탈(EM)로 구성된다. 도 10을 참조하면, 코너 영역에 위치하는 코너 터치전극에 해당하는 4개의 터치전극들(TE-1, TE-2) 중에서 최외 비 코너 터치전극(내부 터치전극(IE))의 영역 내에는, 전극 메탈(EM)과 전기적으로 끊어진 하나 이상의 더미 메 하지만, 도 10에 도시된 제1, 제2 터치전극(TE-1, TE-2)에 해당하는 코너 터치전극(CE)의 영역에는, 더미 메탈 여기서, 터치전극(TE)의 영역 내 더미 메탈(DM)의 비율은, 하나의 터치전극(TE)의 영역의 전체 면적(A)에 대하 이러한 더미 메탈 비율은, 일 예로, 터치 전극 영역 내 더미 메탈(DM)의 개수에 따라 달라질 수도 있고, 터치 이러한 터치전극(TE)의 영역 내 더미 메탈(DM)이 차지하는 더미 메탈 비율은, 터치전극(TE)의 영역에서 터치구 보다 구체적으로, 도 10에 도시된 제1, 제2 터치전극(TE-1, TE-2)에 해당하는 코너 터치전극(CM)의 영역에는, 또는, 도 10에 도시된 제1, 제2 터치전극(TE-1, TE-2)에 해당하는 코너 터치전극(CM)의 영역에는, 비 코너 터치 전술한 바에 따라, 코너 터치전극(CM)에서 터치구동신호가 인가되는 부분(실질적인 전극 역할을 하는 부분)의 여기서, 유효 전극 비율은 터치전극(TE)의 영역의 총 면적(C)에 대하여, 오픈 영역, 더미 메탈 영역 등을 제외 전술한 바와 같이, 코너 터치전극(CM)에 대하여 더미 메탈(DM)의 비율을 낮게 함으로써(즉, 유효 전극 비율을 여기서, 유효 전극 면적은 실질적인 전극 역할을 하는 부분의 면적을 의미한다. 도 10 및 도 11의 경우, 제1, 제2 터치전극(TE-1, TE-2)에 해당하는 코너 터치전극(CM)의 영역에, 더미 메탈 도 9의 경우, 더미 메탈 영역(DMA)의 존재에 따라 캐패시턴스가 감소하였지만, 도 11의 경우, 더미 메탈(DM)이 이러한 캐패시턴스 추가 보상에 따라, 경계 부근에 있는 제1 터치전극(TE-1)과 제2 터치전극(TE-2)에 형성되는 전술한 더미 메탈 비율 조절 구조에 의하면, 코너 터치전극(CM)은, 전체 전극 영역의 크기는 작음에도 한편, 전술한 바와 같이, 다수의 터치전극들(TE)은, 비 코너 터치전극으로서, 터치패널(TSP)의 에지 영역에 위 이 경우, 에지 터치전극(EE)의 크기는 코너 터치전극(CM)의 크기보다 클 수 있다. 에지 터치전극(EE)의 크기는 내부 터치전극(IE)의 크기보다 작거나 내부 터치전극(IE)의 크기와 동일할 수 에지 터치전극(EE)의 영역에는, 전극 메탈(EM)과 전기적으로 끊어진 더미 메탈(DM)이 미 존재할 수 있다. 또는, 에지 터치전극(EE)의 영역에는, 코너 터치전극(CM)의 영역에서 더미 메탈(DM)이 차지하는 영역의 비율보 -15-또는, 에지 터치전극(EE)의 영역에는, 내부 터치전극(IE)의 영역에서 더미 메탈(DM)이 차지하는 영역의 비율보 도 12는 실시예들에 따른 터치패널(TSP)의 코너 영역에 위치한 터치전극(TE)의 크기를 확장한 경우를 나타낸 도 이상에서는, 코너 터치전극(CE)에 해당하는 터치전극(TE-1, TE-2)의 영역에서 더미 메탈(DM)이 차지하는 영역의 이러한 방법과는 다르게, 도 12에 도시된 바와 같이, 코너 터치전극(CE)에 해당하는 터치전극(TE-1, TE-2)의 크 도 12에서는, 도 8의 터치전극 구조에서 터치전극(TE-1, TE-2)을 확장시킨 것으로 도시되어 있으나, 도 10의 터 터치전극(TE-1, TE-2)의 확장 부분은 영상이 표시되는 액티브 영역을 벗어나 존재할 수 있다. 즉, 모든 터치전 이상에서는 뮤추얼-캐패시턴스 기반의 터치 센싱을 위한 터치패널(TSP)을 기준으로, 코너 영역과 관련한 캐패시 하지만, 이상에서 설명한 코너 영역과 관련한 캐패시턴스 편차를 줄이거나 제거하기 위하여, 코너 터치전극(C 도 13은 실시예들에 따른 터치패널(TSP)의 다른 예시도이다. 도 14는 도 13의 터치패널(TSP)의 코너 영역에서 도 13을 참조하면, 실시예들에 따른 터치패널(TSP)은 셀프-캐패시턴스 기반의 터치 센싱을 위한 터치패널(TSP) 이 경우, 다수의 터치전극들(TE) 각각은 전기적으로 분리된다. 그리고, 다수의 터치전극들(TE) 각각은 터치라인(TL)과 전기적으로 연결될 수 있다. 도 14와 같이, 터치전극 영역(TEA)의 코너 영역이 라운드 진 경우, 코너 영역에 위치한 터치전극(TE)에 해당하 이에 따라, 코너 터치전극(CE)과 사용자의 손가락 사이에 형성되는 캐패시턴스(셀프-캐패시턴스)와, 내부 터치 따라서, 코너 터치전극(CE)의 영역 내 더미 메탈(DM)이 존재하지 않거나, 코너 터치전극(CE)의 영역 내 더미 메 즉, 코너 터치전극(CE)의 영역 내 더미 메탈(DM)의 비율(Rc)은, 비 코너 터치전극(IE)의 영역 내 더미 메탈(D 이러한 더미 메탈 비율의 조절에 따라, 코너 터치전극(CE)에서 터치구동신호가 인가되는 부분(실질적인 전극 역 이에 따라, 코너 터치전극(CM)의 유효 전극 면적과 비 코너 터치전극(IE)의 유효 전극 면적은 동일하거나 동등 따라서, 코너 터치전극(CE)과 사용자의 손가락 사이에 형성되는 캐패시턴스(셀프-캐패시턴스)와, 내부 터치전극 전술한 바에 따르면, 셀프-캐패시턴스 기반의 터치 센싱을 위한 터치패널(TSP)의 구조 하에서도, 코너 영역과 -16-도 15 및 도 16은 실시예들에 따른 터치표시장치(100)의 서브픽셀 구조의 예시들이다. 도 15를 참조하면, 실시예들에 따른 터치표시장치(100)가 유기발광표시장치인 경우, 각 서브픽셀은, 유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또 유기발광다이오드(OLED)의 제2전극에는 기저 전압(EVSS)이 인가될 수 있다. 구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동 구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다. 구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또 구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소 구동 트랜지스터(DRT)의 제3노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구 제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 한편, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 제어, 또는 서브픽셀의 특성치(예: 구동 트랜지스터(DRT)의 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)을 공급하는 기준 전압 라인 제2 트랜지스터(T2)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준 전압 라인(RVL)을 통해 공급되는 기준 전압 또한, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)에 대한 전압 센싱 경로 중 하나로 활용될 수 한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센 경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터 또는 p 타입 트랜 도 17 및 도 18은 실시예들에 따른 터치표시장치(100)의 단면도들이다. 도 17 및 도 18을 참조하면, 터치패널(TSP)이 유기발광표시패널로 구현된 표시패널(110)에 내장된 경우, 터치패 다시 말해, 다수의 터치전극들(TE), 다수의 터치라인들(TL) 등의 터치센서메탈은, 봉지 층(ENCAP) 상에 위치할 전술한 바와 같이, 봉지층(ENCAP) 상에 터치전극들(TE)을 형성함으로써, 디스플레이 성능 및 디스플레이를 위한 한편, 뮤추얼-캐패시턴스 기반의 터치 센싱 방식의 경우, 터치전극들(TE) 중 구동전극 간의 연결 및/또는 센싱 도 17 및 도 18에서는, 설명의 편의를 위하여, 터치전극들(TE)과 브릿지 패턴(BP) 사이의 절연층과, 브릿지 패 한편, 도 17 및 도 18을 참조하면, 봉지층(ENCAP) 아래에 유기발광다이오드(OLED)의 캐소드(Cathode)가 존재한 봉지층(ENCAP)의 두께(T)는, 일 예로, 5 마이크로 미터 이상일 수 있다. 전술한 바와 같이, 봉지층(ENCAP)의 두께를 5 마이크로 미터 이상으로 설계함으로써, 유기발광다이오드(OLED)의 한편, 터치전극(TE)이 오프 영역들(OA)이 있는 메쉬 타입의 전극 메탈(EM)로 되어 있을 때, 수직 방향으로 따라서, 도 17 및 도 18에 도시된 바와 같이, 다수의 오픈 영역들(OA)은 다수의 컬러필터들(CF)과 대응될 수 있 그리고, 터치전극(TE)의 전극 메탈(EM)은 블랙 매트릭스(BM)와 대응될 수 있다. 전술한 바와 같이, 유기발광표시패널에서, 화이트 OLED를 이용하는 경우 등에 필요한 컬러필터들(CF)을 오픈 영 컬러필터들(CF)과 터치전극들(TE) 간의 수직 위치 관계를 살펴보면, 다음과 같다. 도 17에 도시된 바와 같이, 다수의 컬러필터들(CF)과 블랙매트릭스(BM)은 다수의 터치전극들(TE) 상에 위치할 다수의 컬러필터들(CF)과 블랙매트릭스(BM)은, 다수의 터치전극들(TE) 상의 오버코트 층(OC) 상에 위치할 수 있 도 17에 도시된 바와 같이, 다수의 컬러필터들(CF)과 블랙매트릭스(BM)은 다수의 터치전극들(TE)의 하부에 위치 다수의 터치전극들(TE)은 다수의 컬러필터들(CF)과 블랙매트릭스(BM) 상의 오버코트 층(OC) 상에 위치할 수 있 전술한 바에 따르면, 발광 성능 등의 디스플레이 성능과 터치 성능을 고려하여, 컬러필터들(CF)과 터치전극들 한편, 터치표시장치(100)의 제작 편리성 향상 및 사이즈 축소 등을 위하여, 터치전극들(TE)로 이루어지는 터치 -18-하지만, 유기발광표시패널인 표시패널(110)에 터치패널(TSP)을 내장하기 위해서는 상당한 어려움이나 많은 제약 가령, 유기발광표시패널인 표시패널(110)의 제작 공정 시, 유기물로 인해, 일반적으로 금속 물질로 되어 있는 이러한 유기발광표시패널의 구조적 특성 및 공정 등의 제약 요인으로 인해, 유기발광표시패널인 표시패널(110) 하지만, 도 17 및 도 18에 도시된 바와 같이, 봉지층(ENCAP) 상에 터치전극들(TE)을 형성하는 등의 구조를 이상에서 설명한 실시예들에 의하면, 터치전극들의 위치에 관계없이, 모든 위치에 있는 터치전극들에서 형성되 또한, 실시예들에 의하면, 터치패널의 형상에 관계없이 정확한 캐패시턴스를 기반으로 하는 터치 센싱이 가능한 또한, 실시예들에 의하면, 터치전극들(TE) 간의 크기 차이가 존재하더라도, 터치전극들(TE)에서 형성되는 캐패 또한, 실시예들에 의하면, 터치전극들(TE) 간의 형상의 차이가 존재하더라도, 터치전극들(TE)에서 형성되는 캐 또한, 실시예들에 의하면, 터치패널(TSP)의 코너 영역이 라운드 형상인 경우, 코너 영역에 위치한 터치전극(T 이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 100: 터치표시장치No matching diagram found.	In describing the components of the present invention, terms such as first, second, A, B, (a), (b) can be utilized. FIG. 1 is a system configuration diagram of a touch display device (100) according to embodiments. Referring to FIG. 1, the touch display device (100) of the embodiments performs functions of displaying images and, for touch sensing, includes a touch panel (TSP) with multiple touch electrodes (TE) arranged, and a touch circuit (130) that supplies touch drive signals to the touch panel (TSP) and receives touch sensing signals. The display driving circuit (120) for driving the display panel has data lines and gate lines arranged for image display and may be implemented using one or more integrated circuits. The touch display device (100) of the embodiments senses touch based on capacitance formed on touch electrodes (TE), employing mutual-capacitance and self-capacitance touch sensing methods. For mutual-capacitance, among the touch electrodes (TE), the driving electrode is referred to as "first touch electrode (TE-1)," whereas every touch electrode (TE) serves both as a driving electrode and sensing electrode in self-capacitance. The touch panel (TSP) can exist externally to the display panel (110), fabricating via different panel production processes, or integrated with it, fabricated through a single production process, constituting a set of numerous touch electrodes (TE). FIG. 3 illustrates a mesh-type touch electrode (TE) of the touch panel (TSP). Each mesh-type touch electrode (TE) comprises metal electrode (EM) with openings known as open areas (OA). Electrode metal (EM) matches touch electrodes (TE) symmetrically, potentially having outer contours of rhomboid or rectangular shape depending on the design considering display and touch performance. If external to the display panel (110), the touch panel (TSP) and the display panel are created independently. FIG. 6 shows a touch panel's (TSP) area, containing corner, edge, and internal regions. Each touch electrode (TE) can have varying dummy metal (DM) presence within its boundary, influencing capacitance variation and consequently touch sensitivity at corners, affecting sensing with self-capacitance can be reduced or mitigated, yielding improved sensitivity. FIGs. 15 and 16 describe subpixel configurations of the touch display device (100), consisting of organic light-emitting diodes (OLEDs). The OLEDs include first electrodes (anodes or cathodes), organic layers, and second electrodes, with drive transistors (DRTs) supplying operational current. Various types of transistors (n-type or p-type) can serve functioning roles. Display covering layers (ENCAP) protect from environmental exposure, incorporating multiple touch sensors connected electrically without impairment of visibility. Challenges exist in embedding a touch panel (TSP) within an organic light-emitting display panel (110) due to process constraints, i.e., the interference with metal materials. Thickness of the encapsulation layers should exceed 5 micrometers, thus preventing interlayer interference aligning color filters according to touch opening patterns. According to embodiments, precise touch sensing based on consistent capacitance regardless of shape exists, and capacitance variation adjustment at regions ensures valid touch function, regardless of pattern, confirming robust touch display construction. The disclosure, inclusive of drawings, demonstrates the essence of the presented technological thoughts merely illustratively, retaining the overall patent claim scope without depicted restrictions.	1
1020170068354	비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한 플렉서블(Flexible) 표시장치는 가요성(Flexibility)이 부여된 표시장치를 의미하는 것으로, 구부릴 수 있는 플렉서블 표시장치(100)는 적어도 하나의 표시영역(Active Area, A/A)을 포함하고, 표시영역에는 픽셀들의 어레 표시영역 및 비표시영역은, 플렉서블 표시장치(100)를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 표 플렉서블 표시장치(100)는, 다양한 신호를 생성하거나 표시영역내의 픽셀을 구동하기 위한, 다양한 부가 요소들 플렉서블 기판(110)은 벤딩이 가능하도록 플렉서빌리티(Flexibility)를 갖는 물질로 이루어질 수 있다. 예를 들 플렉서블 기판(110)은 제1 영역과 제1 영역의 일측면으로부터 연장된 벤딩영역(Bending Area, B/A) 및 벤딩영역 플렉서블 기판(110)은 일부분이 벤딩될 수 있으며, 예를 들어, 도 1에 도시된 바와 같이, 표시영역의 하단부가 그리고, 도 1에서는 플렉서블 기판(110)의 비표시영역이 벤딩되는 것이 도시되어있으며, 플렉서블 기판(110)의 플렉서블 기판(110)의 제2 영역의 비표시영역에는 패드부(114) 또는 유사한 인터페이스(interface)가 배치된다. 구동부(112)는 플렉서블 기판(110)의 비표시영역에 배치되며, 박막 트랜지스터에 구동 신호를 제공한다. 예를 박막 트랜지스터에 데이터 신호를 제공하는 데이터 구동부는, 인쇄회로기판(Printed Circuit Board; PCB)에 탑 도 2A 및 도 2B는 본 명세서의 일 실시예에 따른 플렉서블 표시장치의 벤딩구조를 나타내는 단면도이다. 플렉서블 기판(110)은 제1 영역과 제1 영역의 일 측으로부터 연장된 벤딩영역(B/A) 및 벤딩영역의 일 측으로부 -8-도 2A 와 2B에 도시된 바와 같이, 플렉서블 기판(110)의 표시영역(101)에는 제1 백플레이트(Back Plate)(120 백플레이트(Back Plate)는 제1 백플레이트(120A)와 제2 백플레이트(120B)를 포함하여 이루어진다 제1 백플레이 제1 백플레이트(120A) 및 제2 백플레이트(120B)는 플렉서블 기판(110)의 용이한 벤딩을 위해 벤딩영역에 존재하 지지부재(140A, 140B)는 몸통 부분(Body Portion)(142A, 142B)과 몸통 부분(142A, 142B)에서 연장된 둥근 끝 지지부재(140A, 140B)의 몸통 부분(142A, 142B)의 일면은 플렉서블 기판(110)의 표시영역(101)에 접착된 제1 백 지지부재(140A, 140B)는 폴리카보네이트(PC), 폴리이미드(PI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레 그리고, 지지부재(140A, 140B)는 유리, 세라믹, 금속 등 단단한 물질 또는 그 조합으로 이루어 질 수 있다. 지지부재(140A, 140B)의 끝 부분의 크기 및 형태는, 벤딩영역에서 원하는 최저 벤딩 반지름(Radius)에 의존하여 도 2A에 도시된 바와 같이 지지부재(140A)의 둥근 끝 부분(144A) 및 길게 늘어진 몸통 부분(142A)의 두께는 실 이때 금속 시트의 접힌 모서리는 지지부재(140A)의 둥근 끝 부분(144A)으로 기능할 수 있다. 금속 시트가 지지 도 2B는 지지부재의 다른 구성예이다. 지지부재(140B)의 길게 늘어진 몸통 부분(Elongated Body 또한, 몸통 부분(142B)의 상부 표면에 마련된 접착층(138B)은, 몸통 부분(142B)의 하부 표면에 마련된 접착층 플렉서블 표시장치(100) 내에서 지지부재(140A, 140B)를 안전하게 고정하기 위해, 지지부재(140A, 140B)의 표면 공개특허 10-2019-0078835 접착층(138A, 138B)은 감압 접착제(Pressure-Sensitive Adhesive), 거품형 접착제(Foam-Type Adhesive), 액상 일 예로서, 접착층(138A, 138B)의 구성 물질은 압축 가능할 수 있다. 접착층(138A, 138B)은 다층 구조로 형성 플렉서블 표시장치(100)의 벤딩영역(102)이 지지부재(140A, 140B)의 끝 부분(144A, 144B)을 감쌀 때, 접착층 도 2A에는 접착층(138A)이 지지부재(140A)의 상면 및 하면에 적용된 것으로 도시되어 있다. 끝 부분(144A) 및 이와 같이 지지부재(140A, 140B)를 추가로 구성함으로써, 표시영역(101)의 제1 백플레이트(120A)와 비표시영역 또한 지지부재(140A, 140B)의 끝 부분(144A, 144B)을 벤딩영역(102)까지 연장하여 구성함으로써, 플렉서블 기판 또한 지지부재(140A, 140B)의 끝 부분(144A, 144B)을 벤딩영역(102)까지 연장하여 구성함으로써, 플렉서블 기판 또한 지지부재(140A, 140B)의 끝 부분(144A, 144B)을 벤딩영역(102)까지 연장하여 구성함으로써, 플렉서블 기판 또 다른 구성예에는 보호 코팅층을 더 구성할 수도 있다. 플렉서블 기판(110)의 표시영역(101)의 일면에는 편광 플렉서블 기판(110)을 벤딩하게 되면, 플렉서블 기판(110)의 외측면에는 인장 압력을 받게 되고, 내측면에는 압 벤딩영역(102)에 보호 코팅층(184)을 도포함으로써, 벤딩영역(102)에서 플렉서블 기판(110)을 보호 코팅층의 두 중립면이란 플렉서블 기판(110)이 벤딩되면서 내측면은 압축 압력을 받게 되고 외측면은 인장 압력을 받게 되는 도 2A 내지 2B에서 지지부재(140A)와 지지부재(140B)는 멘드릴(Mandrel) 또는 폼테입(Foam Tape) 일 수 있다. 공개특허 10-2019-0078835 -10-플렉서블 기판(110)의 두께는 약 20μm 내지 약 40μm의 범위에서 하나의 두께를 가질 수 있으며, 백플레이트 접착층의 두께는 각각 약 20μm 내지 약 100μm의 범위에서 하나의 두께를 가질 수 있으며 이에 한정하는 것은 두께 범위의 차이는 표시장치(100)에 포함된 해당 전자기기의 종류, 크기, 용도, 등에 따라 적합하게 적용될 수 도 3은 본 명세서의 다른 실시예에 따른 플렉서블 표시장치의 적층 구조를 나타내는 단면도이다. 플렉서블 기판(110)은 제1 영역과 제1 영역의 일 측으로부터 연장된 벤딩영역(B/A) 및 벤딩영역의 일 측으로부 플렉서블 표시장치(100)의 특정 부분에서의 강도 및/또는 견고성을 증가시키기 위해, 하나 이상의 백플레이트 도 3에 도시된 바와 같이, 플렉서블 기판(110)의 표시영역(101)에는 제1 백플레이트(120A)가 접착되고, 비표시 플렉서블 기판(110)의 표시영역(101)상에는 유기발광소자층(154)이 구성되고, 유기발광소자층(154)상에는 봉지 여기서 백플레이트는 제1 백플레이트(120A)와 제2 백플레이트(120B)를 포함하여 이루어진다 제1 백플레이트 지지부재(140C)는 몸통 부분(142C) 과 몸통 부분(142C)에서 연장된 둥근 끝 부분(144C)을 포함한다. 지지부재 따라서 지지부재(140C)를 추가로 구성함으로써, 표시영역(101)의 제1 백플레이트(120A)와 비표시영역(103)의 제 벤딩영역(102)은, 벤딩축에 대한 벤딩각 및 벤딩 반지름을 갖고 표시영역(101)으로부터 바깥쪽으로 구부러질 수 제조 과정에서 플렉서블 표시장치(100)의 몇몇 부분들은 외부광에 노출될 수 있다. 부품들을 제조하는데 쓰이는 도 3에서 유기발광소자(Organic Light Emitting Display Device: OLED)층(154)은 플렉서블 기판(110)상에 배치 봉지층(150)은 유기발광소자(154)층을 외부로부터의 공기와 습기로부터 보호하기 위해 제공된다. 봉지층(150) 플렉서블 표시장치(100)는 표시 특성(예: 외부 광 반사, 색 정확도, 휘도 등)을 제어하기 위해 편광층(160)을 커버글라스(180)의 일면 및/또는 편광층(160)의 적어도 한 면의 내부에, 사용자의 터치 입력을 감지하기 위한 도 4를 참조하면, 플렉서블 표시장치(200)에서 플렉서블 기판(210)은 표시영역(201)과 비표시영역(203) 및 벤딩 그리고, 플렉서블 기판(210)의 벤딩영역(202)에는 배선이 구성되고, 배선을 보호하기 위하여 보호 코팅층(284) 보호 코팅층(284)으로 사용되는 물질은 경화 공정후 벤딩이 용이하도록 충분한 가요성이 필요하다. 플렉서블 기 본 명세서의 일 실시예에서는 배선이 구성된 플렉서블 기판(210)에 모듈러스가 0.156 GPa 이하인 경화성 레진 모듈러스는 물질이 가지는 탄성 계수를 말한다. 본 명세서에서는 0.156 GPa 보다 낮은 범위의 모듈러스를 로우 -12-그리고 도 4에 도시한 바와 같이, 경화 장치(290)를 이용하여 보호 코팅층(284)를 경화한다. 경화 공정은 열경 보호 코팅층(284)이 0.156 GPa을 가지는 로우모듈러스 레진인 경우에, 온도 10°C 내지 45°C, 조도 본 명세서의 일 실시예에서는 보호 코팅층(284)에 대한 경화 공정은 1회로 이루어진다. 먼저, 배선이 구성된 플렉서블 기판(210)의 벤딩영역(202)에 로우모듈러스 레진으로 보호 코팅층(284)을 도포함 도 5는 본 명세서의 다른 실시예에 따른 플렉서블 표시장치에서 로우모듈러스 레진으로 보호 코팅층이 도포된 도 5에 도시된 바와 같이, 도 4에서 경화 공정을 진행한 후에, 플렉서블 기판(210)을 벤딩하여 벤딩 구조를 구 플렉서블 표시장치에서는 플렉서블 기판의 벤딩영역에서의 손상, 예를 들면, 찍힘, 찌그러짐 및 변형되는 것을 그리고, 플렉서블 표시장치는 플렉서블 기판의 벤딩영역에 구성된 배선의 단선을 방지하는 것이 중요하다. 그리고, 본 명세서의 일 실시예에 따른 플렉서블 표시장치에서는 플렉서블 기판의 벤딩영역 안쪽, 플렉서블 기 그리고, 본 명세서의 일 실시예에 따른 플렉서블 표시장치에서는 플렉서블 기판의 벤딩영역에 모듈러스가 0.156 도 6은 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치에서 플렉서블 기판에 하이모듈러스 레진으로 보 공개특허 10-2019-0078835 도 6을 참조하면, 플렉서블 표시장치(300)에서 플렉서블 기판(310)은 표시영역(301)과 비표시영역(303) 및 벤딩 그리고, 플렉서블 기판(310)의 벤딩영역(302)에는 배선이 구성되고, 배선을 보호하기 위하여 특정한 모듈러스를 본 명세서에서는 0.156 GPa 보다 큰 범위의 모듈러스를 하이모듈러스(High Modulus)라고 정의하고, 하이모듈러 본 명세서의 실시예에서는 플렉서블 기판(310)에 모듈러스가 0.25 GPa 인 하이모듈러스 레진을 보호 코팅층 보호 코팅층(384)은 100μm 내지 150μm의 범위로 도포한다. 보호 코팅층(384)은 플렉서블 기판(310)의 표시영 보호 코팅층(384)이 편광층(360)을 오버랩 또는 덮는 정도는 플렉서블 기판(310) 또는 이를 적용한 표시장치의 하이모듈러스 레진을 보호 코팅층(384)으로 사용하기 위하여는 플렉서블 기판(310)에 보호 코팅층(384)을 도포 경화 공정을 설명하면, 경화 장치(390)를 이용하여 보호 코팅층(384)을 가경화 공정을 진행한다. 가경화 공정은 예를 들어, 보호 코팅층(384)이 모듈러스가 0.25 GPa 인 하이모듈러스 레진의 경우에, 경화 장치(390)를 이용하 로 2.5초 공개특허 10-2019-0078835 도 7에 도시된 바와 같이, 가경화 공정후에 플렉서블 기판(310)을 벤딩하여 벤딩을 구현한다. 이때 보호 코팅층 도 8은 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치에서 하이모듈러스 레진으로 보호 코팅층이 도포 도 8에 도시된 바와 같이, 벤딩 공정후에 2차 경화 공정인 본경화 공정을 진행한다. 본경화 공정을 온도 10°C 내지 45°C에서 조도와 시간을 다르게 하여 진행할 수도 있다. 동일한 온도에서는 조 그리고, 본 실시예에 따른 플렉서블 표시장치에서, 하이모듈러스 레진으로 보호 코팅층이 구성된 플렉서블 기판 그리고, 본경화가 이루어진 보호 코팅층(384)의 모듈러스는 레노메터(Rheometer)라는 장비를 활용해서 이와 같이, 보호 코팅층(384)으로 하이모듈러스 레진을 사용하게 되면, 다음과 같은 효과가 있다. 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 모듈러스 그리고, 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 그리고, 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 그리고, 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 공개특허 10-2019-0078835 그리고, 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 그리고, 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치는 플렉서블 기판(310)에 보호 코팅층(384)으로 우선 도 9에 도시된 바와 같이, 표시영역, 비표시영역과 벤딩영역을 포함하는 플렉서블 기판에서 하이모듈러스 본 명세서의 실시예에 따른 플렉서블 표시장치는 아래와 같이 설명될 수 있다. 이 그리고, 본 명세서의 실시예에 따른 플렉서블 표시장치의 제조방법에서 1차 경화 단계는 보호 코팅층의 경화율 공개특허 10-2019-0078835 그리고, 본 명세서의 실시예에 따른 플렉서블 표시장치에서 보호 코팅층은 두번의 경화 공정으로 경화율이 95% 그리고, 본 명세서의 실시예에 따른 플렉서블 표시장치에서 보호 코팅층의 두께는 100μm 내지 150μm 범위로 그리고, 본 명세서의 실시예에 따른 플렉서블 표시장치에서 보호 코팅층의 두께는 100μm 내지 150μm 범위로 100, 200, 300 : 플렉서블 표시장치도 8은 본 명세서의 또 다른 실시예에 따른 플렉서블 표시장치에서 하이모듈러스 레진으로 보호 코팅층이 도포공개특허 10-2019-0078835	Although terms such as first and second are used to describe various components, these components are not limited by these terms. A flexible display device refers to a display device endowed with flexibility, meaning it can be bent. A flexible display device (100) includes at least one active area (A/A) and the display area comprises an array of pixels. Both the display and non-display areas can be shaped to fit the design of an electronic device equipped with the flexible display device (100). The flexible display device (100) comprises various additional components to generate diverse signals or drive pixels within the display area. The flexible substrate (110) may be made of a material with flexibility enabling bending. For example, the flexible substrate (110) comprises a first area and a bending area (B/A) extending from one side of the first area. As illustrated in FIG. 1, part of the flexible substrate (110) may be bent, for instance, showing the bending of the non-display area of the flexible substrate (110). At the non-display area of the second area of the flexible substrate (110), a pad portion (114) or similar interface is provided. A driver unit (112) is located in the non-display area of the flexible substrate (110) to provide a driving signal to the thin-film transistors. A data driver providing data signals to the thin-film transistors can be mounted on a printed circuit board (PCB). FIGS. 2A and 2B show a cross-sectional view of the bending structure of the flexible display device according to one embodiment of this specification. The flexible substrate (110) is composed of a first area, a bending area (B/A) from one side of the first area, and the backplate (120) is made up of the first backplate (120A) and the second backplate (120B) to allow easy bending in the bending area of the flexible substrate (110). The support members (140A, 140B) consist of a body portion (142A, 142B) and rounded ends extending from the body portion. One side of the body portion (142A, 142B) of the support members (140A, 140B) is attached to the display area (101) of the flexible substrate (110). The support members (140A, 140B) may be made of polycarbonate (PC), polyimide (PI), polyethylene naphthalate (PEN), polyethylene tereph, or a combination of hard materials such as glass, ceramics, or metal. The size and shape of the rounded end of the support members (140A, 140B) depend on the desired minimum bending radius in the bending area. As shown in FIG. 2A, the thickness of the rounded end part (144A) and the elongated body portion (142A) of the support member (140A) performs the role of the round end part. Metal sheets folded at edges can serve as the rounded end of the support members (140A), and FIG. 2B shows a different configuration example of the support member. The elongated body portion of the support member (140B) also includes an adhesive layer (138B) on the upper surface of the body portion (142B) to securely fix the support members (140A, 140B) within the flexible display device (100). The adhesive layers (138A, 138B) as disclosed under patent number 10-2019-0078835 can be formed from pressure-sensitive adhesive, foam-type adhesive, or liquid adhesive, and the material composition of the adhesive layers (138A, 138B) can be compressible. When the bending area (102) of the flexible display device (100) wraps around the end portions (144A, 144B) of the support members (140A, 140B), the adhesive layer (138A) is applied to both the upper and lower surfaces of the support member (140A). Forming the flexible display to additionally comprise support members (140A, 140B) and extending the end portions (144A, 144B) of the support members (140A, 140B) to the bending area (102) enables reinforcement in specific parts to meet design requirements. For instance, adding a protective coating layer can be an option with this configuration. When the flexible substrate (110) is bent, the outer surface experiences tensile pressure while the inner surface undergoes compressive pressure. By applying a protective coating layer (184) in the bending area (102), as viewed in figures from 2A to 2B, the neutral surface is defined where bending results in compression on the inner side and tension on the outer side. Support members (140A, 140B) may be manufactured as mandrels or foam tape and patent number 10-2019-0078835 outlines that the thickness of the flexible substrate (110) can range from approximately 20關m to 40關m, while the respective thickness of the backplate adhesive layer may range from about 20關m to 100關m, ensuring adaptability to the type, size, application, etc., of the electronic device incorporated within the display device (100). FIG. 3 illustrates the stacked structure of the flexible display device according to another embodiment in this specification. The flexible substrate (110) comprises a first area, a bending area (B/A) extending from one side of the first area, and adheres a first backplate (120A) to the display area (101) while the bending area can bend outwardly relative to the bending axis and bending radius. During the manufacturing process, certain sections of the flexible display device (100) may be exposed to external light. Organic light-emitting layer (OLED) (154) organized on the display area (101) of the flexible substrate (110) is protected by an encapsulation layer (150) against air and moisture. Flexible display device (100) aims to manage display attributes such as external light reflection, color accuracy, and brightness by covering the polarization layer (160) on one or both sides of the cover glass (180) to detect user touch input. FIG. 4 explains bending the flexible substrate (210) comprising a display area (201), non-display area (203), and bending area (202), with wiring configurations. For flexible use, sufficient flexibility is necessary, especially when using a protective coating layer (284) for wiring protection, which has a modulus of 0.156 GPa or lower and is implemented for durability. Cure processes for protective coating comprising low modulus resin proceed using a curing device (290) to transform the protective layer (284) into a resilient coating, achieving optimal elasticity and strength. This process accounts for a single-stage application to improve durability when bent. FIG. 5 illustrates protecting the flexible display device further with a low modulus resin, and advancing to implementing the structure after curing in FIG. 4 effectively prevents damage like pits or deformation in flexible substrates' bending regions and limits breakage of configured wirings in the bending area. Other embodiments highlight display devices with bending section configurations where substantial reductions in modulus lower than 0.156 GPa are pivotal within a module network. FIG. 6 introduces high modulus resin encapsulation on the flexible substrate, the resin configured within a defined thickness range of 100關m to 150關m to enhance tensile and compressive strength parameters, ensuring cured coatings meet display characteristics. The resin's particular application calls for a designated modulus value, here determined as 0.25 GPa, a process entailing initial and final curing procedures as per FIG. 7, to withstand structural stress induced by bending. Advanced curing leads allow curing post-bending, offering crucial durability under cataloged strain and handling real-world impacts, further adhered using methods yielding a 95% completion degree in the curing trajectory, surrounding layers assisting load defense when assailed. Employing a high modulus resin demonstrates enhanced resilience ensuring the display?셲 physical constitution integrity, validated by modulus evaluation equipment like a rheometer. Continuing with the embodiment described, the thorough bend-processing and advanced curing grant unmatched conformity over extended use, complimenting composite specification improved functionality with minimal structural runoff, denoted with protective expansions per alignment prescriptions as per embodiment demonstrated on figures like FIG. 8, flaunting high modulus protective coatings designed to accompany inventive designs, ensuing recompense while tangent conditions exceed initial fabrication criterion based on intrinsic evaluation within modular coupling context?봯atent disclosure number 10-2019-0078835.	1
1020170180552	위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 공개특허 10-2019-0080014 또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적 이하에서는 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 폴더블 표시 장치의 분해 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 패널(110)은 영상이 구현되는 패널로, 영상을 구현하기 위한 표시 소자와 표시 소자를 구동하기 위한 표시 패널(110)은 폴딩 영역(FA) 및 비폴딩 영역(NFA)을 포함한다. 폴딩 영역(FA)은 표시 패널(110)이 폴딩되는 영역으로, 폴더블 표시 장치(100)가 펼쳐진 펼침 상태일 때, 평탄 비폴딩 영역(NFA)은 표시 패널(110)이 펼침 상태 및 접힘 상태일 때 모두 표시 패널(110)이 평면 상태를 유지하 세트 프레임(120)은 표시 패널(110)의 하부에 배치되어, 표시 패널(110)의 적어도 일부를 지지할 수 있다. 구체 세트 프레임(120)의 내측면을 이루는 면 중 표시 패널(110)의 하면과 접하는 세트 프레임(120)의 하면은 제1 하 먼저, 제2 하면(124)은 표시 패널(110)의 비폴딩 영역(NFA)을 지지하는 면으로, 세트 프레임(120)의 하면 중 제 안착면(123)은 폴더블 표시 장치(100)가 펼침 상태 시, 가변 지지부(140)의 단부가 안착되는 면으로, 가변 지지 경사면(122)은 안착면(123)에서 제1 하면(121)에 이어진 면으로, 제1 하면(121) 및 제2 하면(124)과 경사를 갖 제1 하면(121)은 세트 프레임(120)의 하면 중 제1 하면(121)에서 내측면이 가장 깊게 형성된다. 제1 하면(121) 한편, 세트 프레임(120)의 힌지부(130) 측의 단부의 양 끝단에서, 힌지부(130) 측으로 연장된 제1 힌지 결합부 -7-한편, 제1 하면(121), 경사면(122), 힌지부(130)의 외측면 및 제1 힌지 결합부(125)에 의해 세트 프레임(120)에 한편, 세트 프레임(120)의 내측면에 가이드 홈(126)이 배치된다. 구체적으로, 세트 프레임(120)의 내측면에서 이때, 안내면은 세트 프레임(120)의 내측면에서 측면 중 하나로, 세트 프레임(120)의 힌지부(130) 측의 단부의 가이드 홈(126)은 가변 지지부(140)가 회전 중에 이탈되지 않도록, 가변 지지부(140)의 단부의 회전 궤적과 일 가변 지지부(140)는 표시 패널(110)의 하부에 배치되어, 세트 프레임(120)과 함께 표시 패널(110)을 지지할 수 가변 지지부(140)는 가변 지지부(140)의 세트 프레임(120) 측의 단부의 양 끝단에 배치된 돌출부(141)를 포함한 힌지부(130)는 표시 패널(110)의 하부에 배치되어, 한 쌍의 세트 프레임(120) 및 한 쌍의 가변 지지부(140)와 제1 힌지 축(131)은 힌지부(130)의 양단 외측면으로부터 돌출되어, 세트 프레임(120)의 제1 힌지 결합부(125)에 제2 힌지 축(132)은 힌지부(130)의 양단 내측면으로부터 돌출되어 가변 지지부(140)의 제2 힌지 결합부(142)에 먼저, 도 2를 참조하여 폴더블 표시 장치(100)의 펼침 상태에 대하여 상세히 설명하기로 한다. 도 2를 참조하면, 폴더블 표시 장치(100)가 펼침 상태일 때, 표시 패널(110)은 평탄하게 펼쳐지고, 표시 패널 가변 지지부(140)는 세트 프레임(120)과 함께 표시 패널(110)을 지지할 수 있고, 가변 지지부(140) 또한 일 평 한편, 가변 지지부(140)의 세트 프레임(120) 측의 단부는 세트 프레임(120)의 안착면(123)에 걸쳐져, 세트 프레 안착면(123)에 의해 제2 하면(124)과 수평하게 지지된 가변 지지부(140)는 리세스부(127)의 상측에 배치되어, 한편, 힌지부(130) 일측의 가변 지지부(140)의 힌지부(130) 측 단부는 힌지부(130) 타측의 가변 지지부(140)의 한편, 힌지부(130)의 하면(133)은 세트 프레임(120)의 제2 하면(124)보다 후퇴되고, 즉 힌지부(130)의 하면 한편, 가변 지지부(140)의 돌출부(141)는 가이드 홈(126)의 일단에 배치된다. 구체적으로, 상술한 바와 같이, 따라서, 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)는 펼침 상태 시, 세트 프레임(120)이 표시 패널 이하에서는 도 3을 참조하여, 폴더블 표시 장치(100)가 펼침 상태에서 접힘 상태로 전환되는 과정에 대하여 상 도 3을 참조하면, 폴더블 표시 장치(100)가 펼침 상태에서, 접힘 상태로 전환될 때, 폴딩 영역(FA) 양측의 비폴 표시 패널(110)의 비폴딩 영역(NFA)을 지지하던 한 쌍의 세트 프레임(120) 또한, 표시 패널(110)을 따라 제2 하 표시 패널(110)의 폴딩 영역(FA)을 지지하던 한 쌍의 가변 지지부(140) 또한, 표시 패널(110)을 따라 상면이 서 폴더블 표시 장치(100)의 펼침 상태 시, 가변 지지부(140)의 세트 프레임(120) 측의 단부는 안착면(123)에 걸쳐 폴더블 표시 장치(100)의 펼침 상태 시, 가변 지지부(140)의 힌지부(130) 측의 단부는 힌지부(130) 하면(133)의 도 4를 참조하면, 폴더블 표시 장치(100)가 접힘 상태일 때, 폴딩 영역(FA) 양측의 비폴딩 영역(NFA)에서의 표 표시 패널(110)의 비폴딩 영역(NFA)을 지지하던 한 쌍의 세트 프레임(120) 또한, 표시 패널(110)의 비폴딩 영역 표시 패널(110)의 폴딩 영역(FA)을 지지하던 한 쌍의 가변 지지부(140)는 폴딩 영역(FA)이 구부러짐에 따라 표 가변 지지부(140)의 세트 프레임(120) 측의 단부는 제1 하면(121)에 접할 수 있고, 단부의 양 끝단으로부터 돌 가변 지지부(140)의 힌지부(130) 측의 단부는 접힘 상태에서, 힌지부(130)의 하면(133)에 닿지 않고 이격될 수 한편, 도 1 및 도 2를 참조하여 상술한 바와 같이, 세트 프레임(120)의 제1 하면(121) 및 경사면(122)과, 힌지 폴더블 표시 장치(100)가 접힘 상태로 변환됨에 따라, 리세스부(127)의 상측에 배치되던 가변 지지부(140)가 리 세트 프레임(120)의 내측면이 서로 마주하도록 접힘에 따라, 한 쌍의 세트 프레임(120) 각각의 리세스부(127) -10-빈 공간이던 리세스부(127)에 표시 패널(110)의 폴딩 영역(FA)이 수납될 수 있다. 따라서, 리세스부(127)에 표 한편, 표시 패널(110)의 곡률 반경이 작을수록, 폴딩 영역(FA)이 많이 접힐 수 있고, 폴딩된 폴딩 영역(FA)이 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)는 펼침 상태에서, 가변 지지부(140)가 리세스부(127) 상측 한편, 접힘 상태에서 표시 패널(110) 양측의 비폴딩 영역(NFA)의 상면은 평탄한 상태로 서로 마주할 수 있고, 아울러, 가변 지지부(140)의 세트 프레임(120) 측의 단부의 양 끝단에 세트 프레임(120)의 안내면 측으로 돌출 도 5는 본 발명의 다른 실시예에 따른 폴더블 표시 장치의 분해 사시도이다. 도 6은 본 발명의 다른 실시예에 도 5 및 도 6을 참조하면, 폴더블 표시 장치(500)는 미드 프레임(550)을 더 포함한다. 미드 프레임(550)은 표시 패널(110)의 하면에 부착되어, 세트 프레임(120) 및 가변 지지부(140) 상에 배치된다. 미드 프레임(550)은 변형부(552) 및 평탄부(551)를 포함한다. 공개특허 10-2019-0080014 -11-평탄부(551)는 평탄한 상태를 유지하는 영역으로, 표시 패널(110)의 비폴딩 영역(NFA)에 중첩한다. 그리고 폴더 변형부(552)는 가요성의 영역으로, 가변 지지부(140)에 중첩한다. 변형부(552)는 펼침 상태일 경우, 가변 지지 도 6을 참조하면, 미드 프레임(550)의 변형부(552)에 복수의 패턴(553)이 배치된다. 복수의 패턴(553)은 미드 도 5 및 도 6에서 복수의 패턴(553)의 형상은 슬릿 형상인 것으로 도시되었으나, 복수의 패턴(553)은 미드 프레 본 발명의 다른 실시예에 따른 폴더블 표시 장치(500)는 표시 패널(110)과 가변 지지부(140) 사이에 미드 프레 한편, 접힘 상태에서 미드 프레임(550)의 변형부(552)는 가변 지지부(140)에 중첩한다. 이때, 변형부(552)는 복 본 발명의 다양한 실시예들에 따른 폴더블 표시 장치는 다음과 같이 설명될 수 있다. 본 발명의 다른 특징에 따르면, 힌지부에 인접하여 세트 프레임에는 세트 프레임의 내측면으로부터 리세스된 공개특허 10-2019-0080014 본 발명의 또 다른 특징에 따르면, 펼침 상태에서 가변 지지부는 세트 프레임에 의해 지지되도록 구성될 수 있 본 발명의 또 다른 특징에 따르면, 복수의 패턴은 슬릿 형상일 수 있다. 본 발명의 다른 특징에 따르면, 세트 프레임의 하면은 제2 하면 및 제2 하면과 힌지부 사이의 제1 하면으로 이 본 발명의 또 다른 특징에 따르면, 제2 하면에 의해 표시 패널이 지지되고, 펼침 상태에서, 가변 지지부는 제1 본 발명의 또 다른 특징에 따르면, 힌지부의 하면은, 제2 하면보다 하측에 배치되고, 가변 지지부는 가변 지지 100, 500 : 폴더블 표시 장치도 2는 본 발명의 일 실시예에 따른 폴더블 표시 장치의 펼침 상태에서의 단면도이다.	In the context of describing spatial relationships, for instance, positioning phrases such as "on," "above," "below," or "next to" imply that two components or layers are referenced with respect to another component or layer "on" either directly or with intervening layers or elements. The first, second, and similar sequential terms are used to describe various structural elements, but these elements are consistently referenced with like features indicated by the same reference numerals throughout the specification. The sizes and thicknesses of components depicted in the drawings are shown for convenience of explanation, and the invention's scale might differ from those representations. The characteristics of each exemplary embodiment of the present invention can be partially or entirely integrated, combined, and described in technical detail with reference to the drawings. FIG. 1 is an exploded perspective view of a foldable display device according to an embodiment of the present invention. FIG. 2 illustrates the display panel (110) which serves as the image realization panel, incorporating portions for both image display and driving, comprising folding area (FA) and non-folding area (NFA). The folding area (FA) is where the display panel (110) folds, and when the foldable display device (100) is unfolded, the flat non-folding area (NFA) maintains planarity irrespective of the folded or unfolded state of the display panel (110). The set frame (120) is positioned below the display panel (110) to support at least a part of it. The downward surface of the set frame (120) contacting the underneath of the display panel (110) forms a first underside, while the second underside (124) is a plane supporting the non-folding area (NFA) of the display panel (110). The seating surface (123) serves as a resting platform for the ends of the variable support (140) in the unfolded state of the foldable display device (100). The inclined surface (122) transitions from seating surface (123) to the first underside (121) with an incline furnished between the first and second undersides (124). The first underside (121) is recessed deepest inwardly from the set frame (120). Meanwhile, guide grooves (126) are included within the inner face of the set frame (120) to prevent the variable support (140) from disengaging during rotation. The hinge unit (130) is located underneath the display panel (110), connecting a pair of set frames (120) and variable supports (140) via a first hinge axis (131) and a second hinge axis (132). Upon examining FIG. 2, the detailed unfolded state of the foldable display device (100) reveals the flat positioning of the display panel (110), supported equally by the set frame (120) and the variable support (140). The ends of the variable support (140) on the set frame (120) side are spread across the seating surface (123), with the variable support (140) horizontally upheld by surfaces connected to the second underside (124). While the device transitions from unfolded to folded states, analyzed with reference to FIG. 3, the inflexible sections of the display panel (110) retract concurrently with the variable supports (140) responding higher from the display panel (110) wending back the folding area (FA). In the folded state examined in FIG. 4, complementary positioning allows the folding area (FA) of the display panel (110) to be contained within the recesses (127). The invention's embodiment features, as depicted in FIG. 5 and FIG. 6 of another exemplification, include a mid-frame (550) coupled beneath the display panel (110), atop the set frame (120) and variable support (140), comprising a deformation section (552) and a flat section (551), with the latter overlapping the non-folding area (NFA). With component detailing like the slit-shaped patterns adopted on the deformation section (552), the invention finds modifications attributing to variables implied for alternative embodiments where the mid-frame (550) superimposes the variable support (140). The innovative foldable display devices (100, 500) according to various embodiments, configured with recessed inner features in the set frame adjacent to hinge areas, are detailed more extensively regarding metallic layers supporting structural transitions across different hinge arrangements that facilitate temporary component recessing, compatible with innovative flex patterns beneficial to planar economies such as increased folded-deployed operation integration evidenced through graphical representation. All configurations henceforth provide a synergized and extensive depiction substantiated by the coordinated reference numbers encompassed within this intellectual property documentation.	1
1020170182175	이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 유리 기판 위에서 제1 영역에 배치된 제1 박막 트랜 여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소 다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면 이하의 설명에서는, 편의상, 제1 박막 트랜지스터가 비 표시 영역에 형성된 구동 소자용 박막 트랜지스터이고, 도 1을 참조하면, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 배 기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 적층되어 있다. 경우에 따라서, 버퍼 층(BUF)은 생략될 수도 있 버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 배치되어 있다. 제1 반도체 층(A1)은 제1 박막 트랜지스터(T1)의 채 제1 반도체 층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 제1 게이트 절연막(GI1)이 적층되어 있다. 제1 게 제1 중간 절연막(ILD2) 위에는 제2 중간 절연막(ILD2)이 형성되어 있다. 특히, 제2 중간 절연막(ILD2)은 제1 제2 중간 절연막(ILD2)이 배치되지 않은 제2 영역에는, 제2 박막 트랜지스터(T2)가 배치되어 있다. 즉, 제2 영 따라서, 제2 반도체 층(A2)의 중앙부 위에는 제2 게이트 절연막(GI2)과 제2 게이트 전극(G2)이 중첩되어 배치되 제2 게이트 전극(G2)이 형성된 기판(SUB)의 전체 표면 위에는 제3 중간 절연막(ILD3)이 적층되어 있다. 제3 중 -11-제2 중간 절연막(ILD2)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 예를 들어, 질화막(SIN)인 제2 중간 절연막(ILD2)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 제3 중간 절연막(ILD3) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 게이트 전극(G2)을 중심으로 일정거리 이격하여 마주보도록 배 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 이와 같이, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포 또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하 제조 공정상의 특징으로 질화막(SIN)인 제2 중간 절연막(ILD2) 내부에 포함된 수소를 열처리 공정에 의해 제1 본 발명의 제1 실시 예에 의하면, 질화막(SIN)인 제2 중간 절연막(ILD2)이 제1 반도체 층(A1) 부분에 선택적으 이하, 도 2를 더 참조하여 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. 도면으로 설명하지 않았지만, 버퍼 층(BUF)을 증착하기 전에, 필요 버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly-silicon)으 제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 제1 게이트 제1 게이트 절연막(GI1) 상부에 게이트 금속 물질을 증착하고, 제2 마스크 공정으로 패턴하여 제1 게이트 전극 제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입하여 소스 영역(SA) 제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에 제1 중간 절연막(ILD1)을 증착한다. 특히, 산화 실리 제2 중간 절연막(ILD2) 위에 특히, 산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 특히, 산화물 반도체 물 제2 반도체 층(A2)이 형성된 기판(SUB)을 후속 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수 제2 반도체 층(A2)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx)과 같은 절연물질과, 게이트 금속 물 제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에 제3 중간 절연막(ILD3)을 증착한다. 제3 중간 절연막 제6 마스크 공정으로 제3 중간 절연막(ILD3)을 패턴하여, 제2 콘택홀들을 형성한다. 제2 콘택홀들에는 제2 반 제7 마스크 공정으로, 제3 중간 절연막(ILD3), 제2 중간 절연막(ILD2), 제1 중간 절연막(ILD1) 및 게이트 절연 여기서, 제2 콘택홀들은 제3 중간 절연막(ILD3)만을 패턴하여 형성하는 반면, 제1 콘택홀들은 제3 중간 절연막 제1 소스 콘택홀(SH1), 제1 드레인 콘택홀(DH1), 제2 소스 콘택홀(SH2) 및 제2 드레인 콘택홀(DH2)이 형성되어 소스-드레인 전극들이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 증착한다. 도면으로 도시하지 < 제2 실시 예 > 이하, 도 3을 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 도 3은 본 발명의 제2 실시 예에 의한 서 본 발명의 제2 실시 예는, 기본적인 구성은 제1 실시 예와 동일하다. 차이가 있다면, 소스-드레인 전극들을 반 이러한, 공정의 차이로 인해, 제2 실시 예에서는 콘택홀이 단차를 갖는 이중 구조를 가질 수 있다. 특히, 제1 마찬가지로, 제1 드레인 전극(D1)은 제1 드레인 콘택홀(DH1)을 통해 제1 반도체 층(A1)의 타측부인 제1 드레인 한편, 제2 영역에 형성된 제2 박막 트랜지스터(T2)는, 제2 반도체 층(A2), 제2 게이트 전극(G2), 제2 소스 전극 마찬가지로, 제2 드레인 전극(D2)은 제2 드레인 콘택홀(DH2)을 통해 제2 반도체 층(A2)의 일측부인 제2 드레인 제1 박막 트랜지스터(T1)에 형성된 콘택홀들과 제2 박막 트랜지스터(T2)에 형성된 콘택홀들에서 식각되는 박막 그 외의 다른 구성 요소들은 제1 실시 예의 것과 동일하므로, 상세한 설명은 생략한다. 이후, 제2 실시 예에 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. (S100) 버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly-silicon)으 제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 게이트 절연 게이트 절연막(GI) 상부에 게이트 금속 물질을 증착하고, 제2 마스크 공정으로 패턴하여 제1 게이트 전극(G1)을 -15-제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에 제1 중간 절연막(ILD1)을 증착한다. 특히, 산화 실리 제1 중간 절연막(ILD1) 위에 질화 실리콘(SiNx)과 같은 질화막을 증착한다. 제3 마스크 공정으로 질화막을 패 제4 마스크 공정으로, 제2 중간 절연막(ILD2), 제1 중간 절연막(ILD1) 및 제1 게이트 절연막(GI1)을 패턴하여 산화막(SIO)인 제2 중간 절연막(ILD2) 위에 산화물 반도체 물질을 증착한다. 특히, 산화물 반도체 물질은 수소 제2 반도체 층(A2)이 형성된 기판(SUB)을 후속 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수 제2 반도체 층(A2)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx)과 같은 절연물질과, 게이트 금속 물 제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에 제3 중간 절연막(ILD3)을 증착한다. 제3 중간 절연막 제7 마스크 공정으로 제3 중간 절연막(ILD3), 제2 반도체 층(A2) 및 제1 반도체 층(A1)을 패턴하여, 제1 및 제2 이와 동시에, 제2 박막 트랜지스터(T2)에서는, 제3 중간 절연막(ILD3)과 제2 소스 영역(SA2)을 관통하는 제2 소 제1 소스 콘택홀(SH1), 제1 드레인 콘택홀(DH1), 제2 소스 콘택홀(SH2) 및 제2 드레인 콘택홀(DH2)이 형성되어 -16-소스-드레인 전극들이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 증착한다. 도면으로 도시하지 제1 및 제2 박막 트랜지스터들(T1, T2) 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되 제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 구동회로 예를 들면, 도 5에서 데이터 구동부(200), 멀 < 제2 응용 예 > 도 6은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화 도 6 및 도 7에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극 게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극 공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적 공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖 본 발명의 제2 응용 예를 설명하는 도 6 및 7에서는, 편의상, 액정 표시장치에서 박막 트랜지스터(T)의 구조를 < 제3 응용 예 > 도 8은 액티브 본 발명의 제3 응용 예에 의한 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타 도 8 및 9를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박 스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 배치 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도 좀 더 상세히 살펴보기 위해 도 9를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면 그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량(혹은, 'Storage 공개특허 10-2015-0101413 상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 본 발명의 제3 응용 예를 설명하는 도 8 및 9에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들 화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공 공개특허 10-2015-0101413 표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바 애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉한다. 즉, 도 11을 더 참조하여, 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 단면 구조를 더 상세히 설 박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위 캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉하도록 표 -21-한편, 기저 배선(Vss)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 배선 본 발명의 제4 응용 예를 설명하는 도 10 및 11에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 GL: 게이트 배선 PAS: 보호막도 1은 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 [0024]	Hereinafter, with reference to the accompanying drawings, a preferred embodiment of the present invention will be described. Throughout the entire specification, the thin-film transistor substrate for flat panel display devices according to the present invention includes a first thin-film transistor arranged in a first area on a glass substrate. Here, the first area may be a part of a non-display area, and the second area may be a part of a display area. In this case, polycrystalline semiconductor materials have high mobility (100??Vs or higher), low energy consumption power, and excellent reliability. Therefore, when forming a semiconductor layer with polycrystalline semiconductor material, impurity implantation and high-temperature annealing processes are required. On the other hand, in the following description, for convenience, the first thin-film transistor is a driving element thin-film transistor formed in the non-display area. Referring to FIG. 1, the thin-film transistor substrate for flat panel display devices according to the first embodiment of the present invention is formed with a buffer layer (BUF) laminated on the entire surface of the substrate (SUB). In some cases, the buffer layer (BUF) may be omitted. A first semiconductor layer (A1) is disposed on the buffer layer (BUF). The first semiconductor layer (A1) channel of the first thin-film transistor (T1) covers the entire surface of the substrate (SUB) on which it is arranged and has a first gate insulating film (GI1) laminated thereon. A second intermediate insulating layer (ILD2) is formed on the first intermediate insulating layer (ILD1). Particularly, in the second area where a second thin-film transistor (T2) is not arranged, the second intermediate insulating layer (ILD2) is formed. That is, in the second region, a second semiconductor layer (A2) includes a second gate insulating film (GI2) and a second gate electrode (G2) disposed overlapping at the center of the second semiconductor layer (A2). On the entire surface of the substrate (SUB) on which the second gate electrode (G2) is formed, a third intermediate insulating layer (ILD3) is laminated. The second intermediate insulating layer (ILD2) disperses hydrogen contained therein by heat treatment to include polycrystalline silicon. For example, the hydrogen released from the nitride layer (SIN), which is the second intermediate insulating layer (ILD2), passes through the gate insulating film (GI) underneath. Source-drain electrodes are arranged on the third intermediate insulating layer (ILD3). The first source electrode (S1) and the first drain electrode (D1) are opposed and spaced apart around the second gate electrode (G2) at a predetermined distance. Protective film (PAS) covers the first thin-film transistor (T1) and the second thin-film transistor (T2). Subsequently, the first embodiment of the thin-film transistor substrate for flat panel display devices according to the present invention includes a polycrystalline semiconductor material. Furthermore, during the heat treatment process of the second semiconductor layer (A2) containing an oxide semiconductor material, the polycrystalline semiconductor material is included. A characteristic of the manufacturing process is that the hydrogen contained in the nitrogenized film (SIN) inside the second intermediate insulating film (ILD2) is dispersed by the heat treatment process to the first semiconductor layer (A1) partially. According to the first embodiment of the present invention, the second intermediate insulating layer (ILD2) is selectively placed in the nitride layer (SIN) of the first semiconductor layer (A1) portion. Hereinafter, with reference to FIG. 2, the various types of thin-film transistors included in the flat panel display device according to the first embodiment of the present invention are explained. A buffer layer (BUF) is deposited on the substrate (SUB). Although not illustrated in the drawings, before depositing the buffer layer (BUF), necessary steps are carried out. An amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), crystallized into polycrystalline silicon. An insulating material such as silicon oxide is deposited over the entire surface of the substrate (SUB) where the first semiconductor layer (A1) is formed to create a first gate. A gate metal material is deposited on the upper part of the first gate insulating film (GI1) and patterned into the first gate electrode (G1) using the second mask process. By utilizing the first gate electrode (G1) as a mask, impurities are implanted into the first semiconductor layer (A1) beneath to establish the source region (SA). A first intermediate insulating film (ILD1) is deposited over the entire surface of the substrate (SUB) where the first gate electrode (G1) is formed. A nitride layer such as silicon nitride (SiNx) is deposited on the first intermediate insulating layer (ILD1). The nitride layer is patterned using a third mask process. The second intermediate insulating layer (ILD2), the first intermediate insulating film (ILD1), and the first gate insulating film (GI1) are patterned using the fourth mask process to expose the oxide film. On the oxide layer (SIO) of the second intermediate insulating layer (ILD2), an oxide semiconductor material is deposited. Particularly, the oxide semiconductor material contains hydrogen. The substrate (SUB) with the second semiconductor layer (A2) undergoes subsequent heat treatment to allow the hydrogen in the first semiconductor layer (A1) containing polycrystalline silicon. An insulating material like silicon oxide (SiOx) and a gate metal material are deposited over the entire surface of the substrate (SUB) on which the second semiconductor layer (A2) is formed. A third intermediate insulating film (ILD3) is deposited over the entire surface of the substrate (SUB) where the second gate electrode (G2) is formed. The third intermediate insulating layer (ILD3) is patterned using the sixth mask process to form second contact holes. Second contact holes have partial deviation formed only by patterning the third intermediate insulating film (ILD3). In contrast, first contact holes are created by patterning the third intermediate insulating film (ILD3), the second intermediate insulating layer (ILD2), the first intermediate insulating layer (ILD1), and the gate insulating film (GI), where the second contact holes have partial ectches only on the third intermediate insulating film. A first source contact hole (SH1), a first drain contact hole (DH1), a second source contact hole (SH2), and a second drain contact hole (DH2) are formed, and the protective film (PAS) is deposited over the entire surface of the substrate (SUB) containing the source-drain electrodes. The second embodiment will now be explained with reference to FIG. 3. FIG. 3 shows a part of the second embodiment of the present invention. The basic configuration of the second embodiment is the same as that of the first embodiment. If there is a difference, it's in the arrangement of source-drain electrodes, where, due to process differences, a step contact hole may exhibit a double structure in the second embodiment. Particularly, the first drain electrode (D1) is connected to the opposite side of the first semiconductor layer (A1) via the first drain contact hole (DH1). Meanwhile, the second thin-film transistor (T2) formed in the second area has a second semiconductor layer (A2), a second gate electrode (G2), a second source electrode. Similarly, the second drain electrode (D2) is connected to one side of the second semiconductor layer (A2) via the second drain contact hole (DH2). Contact holes formed on the first thin-film transistor (T1) and the second thin-film transistor (T2) are etched into the thin films. Other components are identical to those of the first embodiment, so detailed descriptions are omitted. Subsequently, in the second embodiment, a buffer layer (BUF) is deposited on the substrate (SUB) (S100). Amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), crystallized into polycrystalline silicon (poly-silicon). An insulating material such as silicon oxide is deposited over the entire surface of the substrate (SUB), where the first semiconductor layer (A1) forms the gate insulation. A gate metal material is deposited on the upper part of the gate insulating film (GI) and patterned into the first gate electrode (G1) using the second mask process. A first intermediate insulating film (ILD1) is deposited over the entire surface of the substrate (SUB) where the first gate electrode (G1) is formed. A nitride layer like silicon nitride (SiNx) is deposited on the first intermediate insulating layer (ILD1). The nitride layer is patterned using a third mask process. The second intermediate insulating layer (ILD2), the first intermediate insulating layer (ILD1), and the first gate insulating film (GI1) are patterned using the fourth mask process to expose the oxide film. On the oxide film (SIO) of the second intermediate insulating layer (ILD2), an oxide semiconductor material is deposited. Particularly, the oxide semiconductor material contains hydrogen. The substrate (SUB) with the second semiconductor layer (A2) undergoes subsequent heat treatment so that hydrogen is dispersed into the first semiconductor layer (A1) containing polysilicon. The surface of the second semiconductor layer (A2) on the substrate (SUB) is coated with insulating material like silicon oxide (SiOx) and gate metal material. A third intermediate insulating film (ILD3) is deposited over the entire surface of the substrate (SUB) where the second gate electrode (G2) is formed. The third intermediate insulating layer (ILD3) patterns, with a seventh mask process, the oxide semiconductor layer (A2), and the polysilicon layer (A1), creating the first and second holes. The second thin-film transistor (T2) concurrently features a second source hole (SH2) penetrating the third intermediate insulating film (ILD3) to reach the second source region (SA2). First source hole (SH1), first drain hole (DH1), second source hole (SH2), and second drain hole (DH2) are formed, and protective film (PAS) covers the entire surface of the substrate (SUB) with source-drain electrodes. At least one of the first and second thin-film transistors (T1, T2) forms on each pixel of a display panel (100) where pixel information is written in. At least one of the first and second thin-film transistors (T1, T2) acts within a drive circuit, such as the data drive unit (200) in FIG. 5. In a second application example, FIG. 6 illustrates an LCD applying the fringing field method, including an oxide layer in the metal-oxide semiconductor layer as per the second application example of this invention. A thin-film transistor substrate in FIGS. 6 and 7, equipped with a metal oxide semiconductor layer, has a gate wiring (GL) comprising a gate electrode (G) branched from gate wiring and a source electrode branched from data wiring (DL). A gate pad (GP) for receiving gate signals from external sources is positioned at one end of the gate wiring (GL). Inside the pixel area is a fringe electric field arrangement with a second protective layer (PA2) positioned between pixel electrodes (PXL) and common electrodes (COM). The location and design of the common electrode (COM) and pixel electrode (PXL) may vary according to the design environment and goal. In other words, a thick layer of a low dielectric constant organic material is applied upon the first protective layer (PA1), which covers data wiring (DL) and the thin-film transistor (T). The common electrode (COM) mimics a rectangular form corresponding to the pixel area's shape, while each pixel electrode (PXL) assumes multiple line segments. In illustrating the second application example with FIGS. 6 and 7, for convenience, this explains the configuration of the thin-film transistors (T) within a liquid crystal display. In a third application example, FIG. 8 shows a single pixel structure within a matrix organic light-emitting diode (OLED) display device as per the third application example of this invention. Referring to FIGS. 8 and 9, the active matrix OLED display device configures a drive thin-film transistor (DT) and switching thin-film transistor (ST), situated at the intersection of the gate wiring (GL) and data wiring (DL) on a substrate (SUB). Further examination in FIG. 9 depicts a color filter (CF) hosted on the anode electrode (ANO) area of the substrate (SUB) in the active matrix OLED display device. The purpose of the color filter (CF) is to provide as much surface area as feasible. Additionally, an anode electrode (ANO) belonging to the organic light-emitting diode (OLE) situates itself atop the overcoat layer (OC). In this instance, the anode electrode (ANO) orders the pixel area over the driving thin-film transistor (DT) and auxiliary capacitor (or 'Storage Capacity'). The disclosed patent 10-2015-0101413 highlights that utilizing the thin-film transistor substrate as described facilitates the realization of a high-quality active display device. Notably, occasions may demand adjustments in the thin-film transistors' characteristics; for instance, within organic light-emitting diodes, differences may arise. In describing the third application example shown in FIGS. 8 and 9, for simplicity, the architecture of thin-film transistors in an OLED display device is elucidated. In the outer periphery of the display area (PA), data wiring (DL) lies in the non-display area (NA), and signal relevant to image data transmits through. Published patent 10-2015-0101413 suggests that to streamline the structure of a display device, it is advisable to form the gate drive section (GIP) directly on a side of its substrate (SUB). The anode electrode (ANO) in a portion of the pixel area (PA) retains a structure spanning some sections of the thin-film transistor area (TA). Moreover, the cathode electrode (CAT) adjoins the base wiring (Vss) outside the substrate (SUB), extending beyond the gate driving section (GIP). Referring additionally to FIG. 11, illustrating the cross-section construction of an OLED display device under the fourth application example inspired by the present invention, protective film (PAS) and planarization layer (PL) cover the thin-film transistors (ST, DT). Positioning atop the planarization layer (PL), the cathode electrode (CAT) aligns to come into contact with the base wiring (Vss), which bypasses the gate drive section (GIP) to the substrate (SUB) edge position. Simultaneously, the base wiring (Vss) forms from the same material and layer as the gate electrode (G). In this arrangement, based on the fourth application example elucidated by FIGS. 10 and 11, for simplicity, the thin-film transistors' configuration in an OLED display device is narrated. Those skilled in the art, through the preceding explanation, may derive various alterations and modifications within the inventive concepts' boundaries unescapingly. GL: Gate wiring, PAS: Protective film. FIG. 1 depicts flat panel-display thin-film transistor compositions according to the first embodiment of this invention in various types of thin-film transistors.	1
1020150026016	이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 도 4는 본 발명의 실시예에 따른 유기발광 표시장치의 하나의 서브화소 영역을 나타내는 회로도이다. 도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 표시장치는 서로 교차하여 서브화소 영역(SP)을 보다 상세하게, 스위칭 박막트랜지스터(Ts)의 게이트 전극은 게이트 배선(GL)에 연결되고 소스 전극은 데이터 공개특허 10-2019-0056042 구동 박막트랜지스터(Td)의 게이트 전극은 스위칭 박막트랜지스터(Ts)의 드레인 전극에 연결되고, 소스 전극은 발광다이오드(D)의 애노드(anode)는 구동 박막트랜지스터(Td)의 소스 전극에 연결되고, 캐소드(cathode)는 저전 스토리지 커패시터(Cst)는 구동 박막트랜지스터(Td)의 게이트 전극과 소스 전극에 연결될 수 있다. 이러한 유기발광 표시장치의 영상표시 동작을 살펴보면, 게이트 배선(GL)을 통해 인가된 게이트 신호에 따라 스 구동 박막트랜지스터(Td)는 데이터 신호에 따라 턴-온 되어 발광다이오드(D)를 흐르는 전류를 제어하여 영상을 즉, 발광다이오드(D)를 흐르는 전류의 양은 데이터 신호의 크기에 비례하고, 발광다이오드(D)가 방출하는 빛의 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전하를 일 프레임(frame) 동안 유지하여 발광다이오드(D)를 한편, 서브화소 영역(SP)에는 스위칭 및 구동 박막트랜지스터(Ts, Td)와 스토리지 커패시터(Cst) 외에 다른 트 도 5은 본 발명의 실시예에 따른 유기발광 표시장치를 개략적으로 나타낸 단면도이다. 도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 표시장치(100)는 발광다이오드가 구비된 제 1 기 여기서, 제 1 기판(101)은 도 4에 도시된 바와 같이 게이트 배선(GL), 데이터 배선(DL)의 교차로 형성된 다수의 예를 들어, 다수의 서브화소 영역(SP)은 적색 서브화소 영역(SP1), 녹색 서브화소 영역(SP2), 및 청색 서브화소 이러한, 적색, 녹색 및 청색 서브화소 영역(SP1, SP2, SP3) 각각은 구동 박막 트랜지스터(Td)를 포함할 수 한편, 설명의 편의를 위해 유기발광 표시장치(100)에 포함될 수 있는 다양한 박막 트랜지스터 중 구동박막 트랜 또한, 구동박막 트랜지스터(Td) 상에는 구동 박막 트랜지스터(Td)가 형성된 기판(101)을 평탄화시키기 위해 유 한편, 구동 박막 트랜지스터(Td) 상의 제 1 보호층(118)은 다층으로 형성될 수 있다. 예를 들어, 무기 절연 물 그리고, 산화물 반도체층(114)은 Zn,Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 이러한, 산화물 반도체층(114)을 포함하는 박막 트랜지스터는 실리콘 반도체층을 포함하는 박막 트랜지스터보다 공개특허 10-2019-0056042 또한, 실리콘 반도체층을 포함하는 박막 트랜지스터는 고온 공정을 통해 형성되며, 결정화 공정을 실시해야 하 그리고, 구동 박막 트랜지스터(Td) 상부로 구동 박막 트랜지스터(Td)의 드레인 전극(110)과 접속된 제 1 전극 발광층(134)은 제 1 전극(122) 위에 적층된 정공 관련층, 발광층, 전자 관련층 순으로 또는 역순으로 구성될 수 여기서, 발광층(134)은 청색광, 적색광, 녹색광 중 하나를 발광하는 발광물질을 포함할 수 있다. 예를 들어, 적 한편, 발광층(134)은 백색광을 발광하기 위해 복수의 발광층이 적층된 구조(tandem white)일 수 있다. 예를 들 여기서, 본 발명의 실시예에 따른 유기발광 표시장치(100)는 적색, 녹색 및 청색 서브화소 영역(SP1, SP2, SP 예를 들어, 제1 전극(122)은 양극(Anode)으로서, 적색, 녹색 및 청색 서브 화소 영역(SP1, SP2, SP3)별로 차등 즉, 적색 서브화소 영역(SP1)의 제 1 전극(122R)은 제 1 두께로 형성되며, 녹색 서브화소 영역(SP2)의 제 1 전 이를 위해, 적색 서브화소 영역(SP1)의 제1 전극(122R)은 제 1 내지 제 3 투명 도전층(122a, 122b, 122c)이 적 여기서, 녹색 서브화소 영역(SP2)의 제1 전극(122G)은 제 2 및 제 3 투명 도전층(122b, 122c)이 적층되어 형성 이러한 적색, 녹색 및 청색 서브화소 영역(SP1, SP2, SP3)별로 차등 두께로 형성되는 제 1 전극(122)에 의해, 즉, 적색 서브화소 영역(SP1)의 미세 공진 길이는 가장 길고, 청색 서브화소 영역(SP3)의 미세 공진 길이는 가 이에 따라, 각 서브화소 영역마다 출사광을 보강간섭할 수 있으므로, 각 서브 화소 영역에서의 발광 효율을 최 제 2 전극(136)은 음극(Cathode)으로서, 단층 또는 복층으로 이루어져 반투과전극의 역할을 할 수 있다. 이를 위해, 제 2 전극(136)을 이루는 각 층은 금속, 무기물, 금속 혼합층 또는 금속과 무기물의 혼합 형성되거 예를 들어, 제 2 전극(136)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent 공개특허 10-2019-0056042 이와 같은 제 1 전극(122), 발광층(134) 및 제 2 전극(136)은 발광다이오드를 형성한다. 이러한, 발광다이오드는 제 1 전극(122)과 제 2 전극(136) 사이에 전압을 인가하면 제 1 전극(122)으로부터 정 그리고, 반사 전극(138)은 알루미늄(Al) 또는 알루미늄 합금(AlNd)으로 이루어진 반사층(138b)과, ITO(Indium 여기서, 반사 전극(138)은 발광층(134)에서 생성되어 제 1 기판(101) 방향으로 진행하는 광을 제 2 기판(141) 그리고, 도전성 반사 전극(138) 대신에 비전도성 반사막이 형성될 수도 있다. 한편, 반사 전극(138)을 둘러싸며 제 2 보호층(126)이 형성될 수 있다. 여기서, 제 2 보호층(126)은 반사 전극(138)을 둘러싸도록 형성되어 제 1 전극(122)의 식각 공정시 이용되는 식 그리고, 제 2 보호층(126)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiO2)와 같은 무기 화합물, 또는 알루미 이 때, 제 2 보호층(126)은 화소 컨택홀(120) 이상의 폭을 가지는 개구부(128)를 구비할 수 있으며, 개구부 즉, 제 2 보호층(126)은 화소 컨택홀(120)과 동일한 위치에 형성되는 개구부(128)를 제외한 나머지 영역에서 평 또한, 제 2 보호층(126)은 455nm 파장대에서 투과율이 85%이상일 수 있다. 이에 따라, 제 2 보호층(126)에 의 그리고, 제 2 전극(136) 상부에는 제 3 보호층(146)이 배치될 수 있다. 여기서, 제 3 보호층(146)은 외부로부터 유입되는 수분이나 산소의 침투를 차단함으로써 신뢰성을 향상시키는 이를 위해, 제 3 보호층(140)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 무기막은 외부의 수분이나 산소의 침투를 1차적으로 차단하도록 실리콘 질화물, 알루미늄 질화물, 지르코늄 질 유기막은 외부의 수분이나 산소의 침투를 2차적으로 차단하며, 유기 발광 표시장치(100)의 휘어짐에 따른 각 층 이러한 유기막은 아크릴계 수지, 에폭시계 수지, 폴리이미드 또는 폴리에틸렌 등의 폴리머 재질로 형성될 수 있 그리고, 제 3 보호층(146) 상부에는 제 2 기판(141)이 배치될 수 있으며, 제 2 기판(141)과 제 3 보호층(146)을 여기서, 제 2 기판(141)에는 컬러필터(미도시)와 블랙 매트릭스(미도시)가 형성될 수도 있다. 특히, 본 발명의 실시예에 따른 유기발광 표시장치(100)는 제 2 기판(141) 상부에 근적외선(Near Infrared 여기서, 콜레스테릭액정(CLC)은 물리적인 분자배열(플라나배열)을 기초로 한쪽 방향의 원편광성분(선회광성분) 이와 같은 콜레스테릭액정(CLC)에서 플라나배열의 헬리칼축에 입사한 입사광은, 우선회의 원편광성분 및 좌선회 공개특허 10-2019-0056042 즉, 원편광성분의 선회광 방향을 입사광에 대해서 선택함으로써 콜레스테릭액정(CLC)의 헬리칼축 방향과 동일한 특히, 본 발명의 실시예에 따른 유기발광 표시장치(100)의 콜레스테릭액정층(170)은 근적외선의 파장영역 중 특 즉, 제 2 기판(141)을 통하여 콜레스테릭액정층(170)에 입사되는 광 중 근적외선의 파장영역 중 특정 파장대을 예를 들면, 제 2 기판(141)을 통하여 콜레스테릭액정층(170)에 입사된 광 중 근적외선 파장영역중 특정 파장대 이에 따라, 시야각 증가에 따라 장파장에서 단파장으로 색이 이동 되는 현상(color shift)을 측면 방향으로 출 콜레스테릭액정층(170)에 의한 색 이동(color shift) 보상에 대해서는 차후 좀 더 자세히 살펴본다. 한편, 콜레스테릭액정층(170) 상부에는 외부광 반사를 방지하기 위한 편광판(180)이 배치될 수 있다. 여기서, 편광판(180)은 위상차층(180a)과 선편광층(180b)을 포함할 수 있다 위상차층(180a)은 사분파장판(Quarter Wave Plate: QWP)으로 이루어 질 수 있다. 즉, 위상차층(180a)은 선편광의 입사광을 원편광으로 변환하거나 원편광의 입사광을 선편광으로 변환하는 역할 예를 들어, 정면에서 볼 때 좌우방향의 0도를 기준으로 45도 또는 135도의 광축을 가질 수 있으며, 트리-아세틸 그리고, 선편광층(180b)은 편광 축을 가지며, 편광 축 방향으로 빛을 선편광 시킬 수 있다. 구체적으로, 선편광층(180b)은 편광 축과 일치하는 광은 통과시키고, 편광 축과 일치하지 않는 광은 흡수할 수 따라서, 광이 선편광층(180b)을 통과하면 편광 축 방향으로 선편광 될 수 있다. 도 6은 본 발명의 실시예에 따른 유기발광 표시장치의 콜레스테릭액정의 구조를 개략적으로 나타낸 도면이다. 도 6에 도시된 바와 같이 콜레스테릭액정(CLC)은 일정한 간격으로 분자의 꼬임을 반복하고 있다. 여기서, 반복되는 길이를 피치(Pitch: P)라고 하며, 반복되는 구조에 의해서 빛이 브래그(Bragg) 반사를 일으킨 본 발명의 실시예에 따른 유기발광표시장치(도 5의 100)의 콜레스테릭액정층(도 5의 170)은 근적외선 반사를 위 도 7은 본 발명의 실시예에 따른 액정표시장치의 콜레스테릭액정층의 파장별 투과율을 개략적으로 나타낸 그래 도 5 및 도6을 다시 참조하면, 콜레스테릭액정층(170)은 나선형 구조의 콜레스테릭액정(CLC)으로 이루어지고 그 콜레스테릭액정층(170)에서 피치(P)는 액정이 다시 동일한 배열로 돌아올 때까지의 높이로 이해할 수 있고 이 즉, 콜레스테릭액정층(170)의 피치(P)가 근적외선 파장과 동일하면 근적외선을 반사할 수 있게 된다. 공개특허 10-2019-0056042 -10-여기서, 본 발명의 실시예에 따른 유기발광표시장치(100)의 콜레스테릭액정층(170)의 피치는 800nm 내지 900nm 일 예시로, 콜레스테릭액정층(170)의 피치는 900nm인 경우, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액 도 7에 도시한 바와 같이, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액정층(170)에 수직하게 입사된 경 그리고, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액정층(170)에 경사지게 입사된 경우에는 제 2 기판 특히, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액정층(170)에 경사지게 입사된 경우에는 콜레스테릭액정 즉, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액정층(170)에 경사지게 입사된 경우에는 반사되는 광의 파 이에 따라, 반사 파장의 스펙트럼에 일부 적색성분 파장의 광(L3)이 포함될 수 있다. 따라서, 콜레스테릭액정층(170)에 일정한 경사를 가지며 입력된 광의 적색성분 파장의 광을 제 2 기판 내측으로 도 8은 본 발명의 실시예에 따른 유기발광표시장치의 광 경로를 개략적으로 나타낸 도면이다. 도 8에 도시한 바와 같이, 제 2 기판(141)으로부터 출력되어 콜레스테릭액정층(170)에 수직하게 입사된 광 중 그리고, 제 2 기판(141)으로부터 출력된 되어 콜레스테릭액정층(170)에 경사지게 입사된 광은 일부 적색성분 파 이는, 제 2 기판(141)으로부터 출력된 광이 콜레스테릭액정층(170)에 경사지게 입사된 경우, 반사 파장인 근적 여기서, 반사된 적색성분 파장의 광(L3)은 제 2 기판(141)과 제 1 기판(101)에 사이에 구성들에 의하여 재반사 이에 따라, 시야각이 증가할 때 단파장대로의 색 이동으로 푸르게(Bluish) 보이는 현상을 측면방향으로 출력된 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특 100: 유기발광 표시장치 101: 제 1 기판도 5는 본 발명의 실시예에 따른 유기발광 표시장치를 개략적으로 나타낸 단면도이다.	Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 4 is a circuit diagram illustrating one subpixel region of an organic light-emitting display device according to an embodiment of the present invention. As illustrated in FIG. 4, the organic light-emitting display device according to the embodiment of the present invention comprises a subpixel region (SP) where the gate electrode of a switching thin-film transistor (Ts) is connected to a gate line (GL), and the source electrode is connected to the data line, while the gate electrode of a driving thin-film transistor (Td) is connected to the drain electrode of the switching thin-film transistor (Ts) and its source electrode is connected to the anode of a light-emitting diode (D). Furthermore, the cathode of the light-emitting diode (D) is coupled with a low-voltage storage capacitor (Cst), which can be connected to the gate and source electrodes of the driving thin-film transistor (Td). Looking into the image display operation of such an organic light-emitting display device, the driving thin-film transistor (Td) is turned on according to the gate signal applied through the gate line (GL) and controls the current flowing through the light-emitting diode (D) based on the data signal, thus displaying an image. In other words, the amount of current flowing through the light-emitting diode (D) is proportional to the magnitude of the data signal, and the storage capacitor (Cst) retains the charge corresponding to the data signal for one frame period, maintaining the light emission of the diode (D). Meanwhile, in addition to the switching and driving thin-film transistors (Ts, Td) and the storage capacitor (Cst), other transistors may also be disposed in the subpixel region (SP). FIG. 5 is a cross-sectional view schematically illustrating an organic light-emitting display device according to an embodiment of the present invention. As depicted in FIG. 5, the organic light-emitting display device (100) of the present invention includes light-emitting diodes incorporated into a first substrate (101), where a plurality of subpixel regions, such as the red subpixel region (SP1), green subpixel region (SP2), and blue subpixel region (SP3), are formed at the intersections of the gate line (GL) and data line (DL) as shown in FIG. 4. Each of these red, green, and blue subpixel regions (SP1, SP2, SP3) may include a driving thin-film transistor (Td). For ease of explanation, focus is given to the driving thin-film transistor among various thin-film transistors that may be included in the organic light-emitting display device (100). Furthermore, on the driving thin-film transistor (Td), a planarization layer may be formed over the substrate (101) where the driving thin-film transistor (Td) is formed. A first protective layer (118) may be formed on the driving thin-film transistor (Td) in multiple layers, for instance, using inorganic insulating materials such as silicon nitride (SiNx) or silicon oxide (SiO2). Moreover, an oxide semiconductor layer (114) containing at least one selected metal from Zn, Cd, Ga, In, Sn, Hf, Zr may demonstrate performance superior to thin-film transistors containing silicon semiconductor layers. The thin-film transistors with silicon semiconductor layers are formed through high-temperature processes requiring crystallization procedures. Above the driving thin-film transistor (Td), a first electrode connected to the drain electrode (110) of the driving thin-film transistor (Td) may be formed. The light-emitting layer (134) could comprise a sequence of layers such as a hole-related layer, light-emitting layer, and electron-related layer on the first electrode (122), or vice versa. This light-emitting layer (134) may include a light-emitting material that emits blue, red, or green light, for instance, or may be configured in a tandem white structure with multiple stacked light-emitting layers to emit white light. The organic light-emitting display device (100) according to an embodiment of the present invention includes the red, green, and blue subpixel regions (SP1, SP2, SP3). For example, the first electrode (122), serving as an anode, is differentiated by thickness among the red, green, and blue subpixel regions (SP1, SP2, SP3). Specifically, the first electrode (122R) of the red subpixel region (SP1) is formed with a first thickness, while the first electrode (122G) of the green subpixel region (SP2) and the first electrode (122B) of the blue subpixel region (SP3) are formed with different layered structures to enhance light emission efficiency through interference enhancement per subpixel region. Meanwhile, the second electrode (136), acting as a cathode, may be configured as a single or multilayer to function as a semitransparent electrode. Each layer of the second electrode (136) could be formed of metals, inorganic materials, metal mixed layers, or a combination thereof. For instance, the second electrode could be a transparent conductive oxide (TCO) like ITO or IZO that allows light transmission. This arrangement of the first electrode (122), light-emitting layer (134), and the second electrode (136) establishes a light-emitting diode. When voltage is applied between the first electrode (122) and the second electrode (136), current flows from the first electrode (122), causing light emission. Furthermore, a reflective electrode (138) composed of a reflective layer (138b) like aluminum (Al) or an aluminum alloy (AlNd), and possibly ITO may be incorporated to redirect light progressing from the light-emitting layer (134) towards the first substrate (101) back to the second substrate (141). Instead of a conductive reflective electrode (138), an insulating reflective layer may be formed, surrounded by a second protective layer (126) during the etching process of the first electrode (122). This second protective layer (126) can be formed of inorganic compounds, such as silicon nitride (SiNx) or silicon oxide (SiO2), or materials like aluminum oxide, and it encompasses an aperture (128) at the location of the pixel contact hole (120) to allow for certain degrees of design flexibility. The transmittance of the second protective layer (126) can be above 85% at a 455nm wavelength to minimize light loss. Above the second electrode (136), a third protective layer (146) may be placed to block the ingress of moisture or oxygen from the external environment, thus enhancing reliability. For this purpose, the third protective layer (140) may comprise at least one inorganic film and one organic film that can flexibly adapt to any bending motions of the organic light-emitting display device (100). These organic films are constituted of polymer materials like acrylic resin, epoxy resin, polyimide, or polyethylene. The second substrate (141), which may house color filters and a black matrix, is arranged over the third protective layer (146). Particularly, the organic light-emitting display device (100) according to this embodiment includes a near-infrared light control layer composed of a cholesteric liquid crystal (CLC) on the second substrate (141). The cholesteric liquid crystal (CLC) selectively reflects circularly polarized light based on physical molecular alignment (planar arrangement), converting incident light into either left or right-handed circular polarized components. The pitch (P) of the cholesteric liquid crystal (CLC) repeats at regular intervals, giving rise to Bragg reflection and enabling the selective reflection of near-infrared light. The cholesteric liquid crystal layer (170), to increase the viewing angle, reflects light with a pitch (P) approximately 800nm to 900nm, as detailed in the exemplary embodiments shown in FIG.7, that underlie the wavelength region for specific near-infrared light reflection. When light incident at an angle primarily reflects within a spectrum that includes certain red wavelengths, the corresponding red component light is redirected internally between the first and the second substrates, aiding in compensating for any color shift and suppressing a bluish appearance from increased viewing angles. Finally, a polarizer (180) can be added atop the cholesteric liquid crystal layer (170) to prevent external light reflection. The polarizer (180) may include a phase difference layer (180a) and a linearly polarizing layer (180b), with the phase difference layer serving as a quarter-wave plate (QWP), which converts incident circular polarized light into linearly polarized light or vice versa. The polarizing layer (180b) aligns light into linearly polarized light by transmitting light that matches its polarizing axis while absorbing the rest. FIG. 6 schematically shows the structure of the cholesteric liquid crystal according to the embodiment of the present invention, illustrating the regular molecular twisting resulting in a Bragg reflection. The pitch (P) of the cholesteric liquid crystal layer (170) needs to be made such that it matches the near-infrared wavelength, facilitating reflection of only near-infrared light. The described embodiments can help achieve improved light output efficiency and reliable operation in organic light-emitting display devices, contributing to innovation in display technologies.	1
1020170153044	이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. - 제 1 실시예 - 도 2는 본 발명의 제 1 실시예에 따른 LCD를 개략적으로 도시한 분해 사시도이다. 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 LCD(100)는 액정패널(110)과 백라이트 유닛(120), 그리고 액 이때, 설명의 편의를 위해 도면상의 방향을 정의하면, 액정패널(110)의 표시면이 전방을 향한다는 전제 하에 백 공개특허 10-2017-0123972 이들 각각에 대해 좀더 자세히 살펴보도록 하겠다. 먼저 액정패널(110)은 화상표현의 핵심적인 역할을 담당하는 부분으로서, 액정층(미도시)을 사이에 두고 서로 그리고 상부기판 또는 컬러필터기판이라 불리는 제 2 기판(114)의 내면으로는 각 화소에 대응되는 일례로 적 이 같은 액정패널(110) 적어도 일 가장자리를 따라서는 연성회로기판 같은 연결부재(116)를 매개로 인쇄회로기 아울러 비록 도면상에 명확하게 나타나지는 않았지만 액정패널(110)의 두 기판(112, 114)과 액정층(미도시)의 이때, 제 1 및 제 2 기판(112, 114)의 외면으로는 각각 상, 하부 편광판(119b, 119a, 도 4a 참조)이 부착된다. 그리고 액정패널(110)이 나타내는 투과율의 차이가 외부로 발현되도록 이의 배면에는 광을 공급하는 백라이트 백라이트 유닛(120)은 액정패널(110)의 배면에 위치하는 제 1 LED어셈블리(128)와, 반사판(125), LED어셈블리 제 1 LED어셈블리(128)는 백라이트 유닛(120)의 주광원으로서, 커버버툼(150)의 하면(151)의 내측으로 안착되는 이때, 다수의 제 1 LED(128a)는 발광효율 및 휘도 향상을 위하여, 발광효율 및 휘도가 우수한 청색 LED칩을 포 이러한, 제 1 LED(128a)로부터 방출된 청색광은 형광체를 투과하여 형광체에 의해 방출된 옐로우광과 혼합됨으 그리고, 반사판(125)은 다수의 제 1 LED(128a)가 통과할 수 있는 복수개의 관통홀(125a)이 구성되어 다수의 제 반사판(125)의 관통홀(125a)을 통해 노출된 다수의 제 1 LED(128a) 상부에는 다수의 제 1 LED(128a)의 상부로 여기서, 확산판(123)과 광학시트(121)는 가이드서포트(127)를 통해 지지되어 처짐이 방지되며, 광학시트(121)는 따라서, 제 1 LED어셈블리(128)의 다수의 제 1 LED(128a)로부터 발광된 광은 확산판(123)과 광학시트(121)를 차 이러한 액정패널(110)과 백라이트 유닛(120)은 케이스탑(140), 가이드패널(200) 그리고 커버버툼(150)을 통해 케이스탑(140)은 액정패널(110)의 상면 및 측면 가장자리를 덮도록 단면이 "ㄱ"형태로 절곡된 사각테 형상으로, 이러한 케이스탑(140)은 전면이 개구되어 액정패널(110)에서 구현되는 화상을 표시하도록 구성된다. 가이드패널(200)은 사각테 형상으로, 액정패널(110)과 확산판(123) 및 광학시트(121)의 배면 가장자리를 지지하 즉, 본 발명의 제 1 실시예에 따른 직하라이트형 백라이트 유닛(120)은 제 1 LED어셈블리(128)와 확산판(123) 이러한 광학갭을 구현하기 위하여 가이드패널(200)은 제 1 LED어셈블리(128)와 확산판(123) 사이의 간격을 유지 광가이드바(220)는 수직부(210)로부터 수직하게 돌출되는 수평면(221, 도 3a 참조)을 포함하며, 액정패널(110) 특히, 본 발명의 제 1 실시예는 광가이드바(220)의 하부로 제 2 LED어셈블리(129)가 더욱 위치하는데, 제 2 LED 이때, 다수의 제 2 LED(129a)는 발광효율 및 휘도 향상을 위하여, 발광효율 및 휘도가 우수한 청색 LED칩을 포 이러한, 다수의 제 2 LED(129a)로부터 방출된 청색광은 형광체를 투과하여 형광체에 의해 방출된 옐로우광과 혼 즉, 다수의 제 2 LED(129a)로부터 발광된 광은 광가이드바(220) 내부로 입사되어, 광가이드바(220) 내부에서 여 이를 통해, 본 발명의 제 1 실시예에 따른 LCD(100)는 액정패널(110)의 전영역으로 고르게 광을 제공받게 되어, 따라서, 액정패널(110)의 표시영역은 넓게 표시영역 이외의 비표시영역인 베젤영역은 좁게 형성할 수 있어, 좁 또한, 액정패널(110) 및 백라이트 유닛(120)이 안착하여 LCD(100)의 전체 기구물 조립에 기초가 되는 커버버툼 이러한 가이드패널(200)과 커버버툼(150) 그리고 케이스탑(140)은 액정패널(10)과 백라이트 유닛(120)의 가장자 이때, 케이스탑(140)은 탑커버 또는 탑케이스라 일컬어지기도 하고, 가이드패널(200)은 서포트메인 또는 메인서 이때 상술한 구조의 LCD(100)는 최근 요구되어지고 있는 경량 및 박형의 LCD(100)를 구현하기 위하여, 케이스탑 공개특허 10-2017-0123972 또한, 금속재질로 구성되는 케이스탑(140)의 삭제로 인하여, 공정비용을 절감할 수도 있다. 본 발명의 제 1 실시예에 따른 LCD(100)는 가이드패널(200)에 광가이드바(220)를 구비하고, 광가이드바(220)의 이를 통해, 액정패널(110)의 전영역으로 고르게 광을 공급할 수 있어, 액정패널(110)의 표시영역은 넓게 표시영 도 3a은 본 발명의 제 1 실시예에 따른 가이드패널을 개략적으로 도시한 사시도이며, 도 3b는 도 3a의 단면을 도시한 바와 같이, 가이드패널(200)은 사각테 형상으로 이루어지는데, 일정 두께를 가져 상면(210a)을 포함하는 여기서, 가이드패널(200)의 수직부(210)는 폴리카보네이트(polycarbonate)와 같은 합성수지의 몰드재질로 이루 광가이드바(220)는 수직부(210)의 내측으로부터 수직부(210)에 수직하게 돌출되는 수평면(221)과 수평면(221)의 그리고, 수평면(221)의 하면의 일 가장자리로부터 연장되어 제 1 경사면(223)과 마주보는 제 2 경사면(227)을 이때, 제 1 경사면(223)과 제 2 경사면(227)은 각각 하부면(225)의 양측 가장자리와 연결된다. 따라서, 가이드패널(200)은 수직부(210)의 내측면과 제 2 경사면(227) 사이로 내부공간(A)이 정의되며, 내부공 이때, 광가이드바(220)에는 제 2 경사면(227)과 하부면(225) 일부가 떨어져 나간 형태의 챔퍼부(chamfer part : 그리고, 광가이드바(220)의 길이방향의 양측 끝단으로는 하부면(225)으로부터 돌출되는 갈고리 형상의 후크 이때, 광가이드바(220)의 제 2 경사면(227)에는 균일한 면광원을 공급하기 위해 특정 모양의 패턴(미도시)을 포 여기서, 패턴(미도시)은 광가이드바(220) 내부로 입사된 광을 가이드하기 위하여, 타원형의 패턴(elliptical 따라서, 본 발명의 제 1 실시예에 따른 가이드패널(200)은 수직부(210)의 내측으로 광을 가이드할 수 있는 광가 -10-이에 대해 도 4a ~ 4b를 참조하여 좀더 자세히 살펴보도록 하겠다. 도 4a ~ 4b는 모듈화된 도 2의 일부 단면을 개략적으로 도시한 단면도이다. 도시한 바와 같이, 판(plate) 형상의 제 1 PCB(128b)와 제 1 PCB(128b) 상에 다수의 제 1 LED(128a)가 실장된 그리고 이러한 백라이트 유닛(도 2의 120)의 상부에 제 1 및 제 2 기판(112, 114)과 이의 사이에 이러한 백라이트 유닛(도 2의 120)과 액정패널(110)은 커버버툼(150), 가이드패널(200) 그리고 케이스탑(140)을 이에 대해 좀더 자세히 살펴보면, 커버버툼(150)의 하면(151) 상으로 제 1 LED어셈블리(128)가 안착되며, 관통 그리고, 제 1 LED어셈블리(128)의 상부로는 확산판(123)이 일정간격 이격하여 위치하는데, 이때 확산판(123)은 이러한 제 1 LED어셈블리(128)와 확산판(123) 그리고 광학시트(121)를 포함하는 백라이트 유닛(도 2의 120)은 그리고 광학시트(121) 상부로는 가이드패널(200)의 수직부(210)의 상면(210a)에 의해 배면 가장자리 일부가 지 여기서, 확산판(123) 및 광학시트(121)의 배면 가장자리가 가이드패널(200)의 수평면(221) 상에 안착 및 지지됨 그리고, 액정패널(110)의 상부로는 케이스탑(140)이 액정패널(110)의 상면 및 측면 가장자리를 두르며, 케이스 또한 가이드패널(200)의 수직부(210)의 내측면은 커버버툼(150)의 측면(153)의 외측면과 밀착되어, 가이드패널 따라서, 백라이트 유닛(도 2의 120)과 액정패널(110)은 커버버툼(150), 가이드패널(200) 그리고 케이스탑(140) 여기서, 본 발명의 제 1 실시예에 따른 LCD(도 2의 100)는 보조광원인 제 2 LED어셈블리(129)를 더욱 포함하는 내부공간(A)으로 위치하는 제 2 LED어셈블리(129)는 다수의 제 2 LED(129a)가 광가이드바(220)에 구비된 챔퍼부 광가이드바(220) 내부로 입사된 다수의 제 2 LED(129a)로부터 발광된 광은 광가이드바(220) 내부에서 여러 번의 이때, 광가이드바(220)는 제 2 경사면(227)에 광을 가이드하기 위한 패턴(미도시)이 구비됨에 따라, 광가이드바 이때, 제 1 경사면(223)을 통해 구현되는 면광원은 제 1 LED어셈블리(128)의 다수의 제 1 LED(128a)로부터 발광 따라서, 본 발명의 제 1 실시예에 따른 LCD(도 2의 100)는 액정패널(110)로 보다 많은 광을 제공하게 되어 휘도 이를 통해, 본 발명의 제 1 실시예에 따른 LCD(도 2의 100)는 액정패널(110)의 비표시영역인 베젤영역을 좁게 한편, 제 1 및 제 2 LED 어셈블리(128, 129)의 다수의 제 1 및 제 2 LED(128a, 129a)는 발광소자로써 사용시간 여기서, 커버버툼(150)의 하면(151)의 내측으로 안착되는 제 1 LED어셈블리(128)는 금속재질로 이루어지는 커버 그러나, 제 1 LED어셈블리(128)에 비해 비교적 적은 면적 상에 위치하게 되는 제 2 LED어셈블리(129)는 다수의 LED하우징(230)은 제 2 LED어셈블리(129)가 안착되는 바(bar) 형상의 열전도성이 우수한 금속물질로 이루어지는 다수의 방열핀(235)에 의해 다수의 제 2 LED(129a)로부터 발생된 고온의 열은 LED하우징(230)을 통해 보다 신속 이때, 도 4a에 도시한 바와 같이, LED하우징(230)의 끝단에는 가이드패널(200)의 광가이드바(220)에 구비된 후 LED하우징(230)의 단턱(233)으로 광가이드바(220)의 후크(228)를 체결시킴으로써, 본 발명의 제 1 실시예에 따 또한, 다수의 제 2 LED(129a)로부터 발생되는 고온의 열에 의해 PMMA와 같은 플라스틱 물질 또는 폴리카보네이 또한, 도 4b에 도시한 바와 같이 LED하우징(230)에 홈(231)을 구비하고 홈(231)의 내측으로 단턱(233)을 구비하 이때, 광가이드바(220)의 후크(228)는 수직부(210)를 향해 내부공간(A)으로 돌출 형성될 수도 있으며, 또는 가 도 5a ~ 5c는 본 발명의 제 1 실시예에 따른 가이드패널의 다양한 광가이드바의 구조를 개략적으로 도시한 사시 도 5a에 도시한 바와 같이, 가이드패널(200)의 몰드재질로 이루어지는 수직부(210)의 내측으로부터 PMMA와 같은 공개특허 10-2017-0123972 이러한 가이드패널(200)은 수직부(210)의 내측면과 제 2 경사면(227) 사이로 내부공간(A)을 정의하게 되며, 그 이때, 수평면(221)과 제 1 경사면(223) 사이로 수평면(221)의 상면 일 가장자리로부터 둔각을 이루며 제 1 경사 또한, 도 5b에 도시한 바와 같이 수평면(221)의 상면 일 가장자리와 제 3 경사면(226) 사이의 연결부(B)와 제 3 이와 같이, 가이드패널(200)의 광가이드바(220)에 제 3 경사면(226)을 더욱 구비하거나, 수평면(221)과 제 3 경 즉, 제 2 LED어셈블리(도 4b의 129)의 다수의 제 2 LED(도 4b의 129a)로부터 발광된 광이 광가이드바(220) 내부 계단형 휘선은 휘도 균일도를 저하시키게 됨에 따라, 결국 LCD(도 2의 100)의 제품 신뢰도를 낮추게 된다. 여기서, 본 발명의 제 1 실시예에 따른 가이드패널(200)은 도 5a와 같이 광가이드바(220)에 제 3 경사면(226)을 이를 통해, LCD(도 2의 100)의 휘도 균일도가 저하되는 것을 방지할 수 있어, LCD(도 2의 100) 자체의 제품 신뢰도 또한 향상시킬 수 있다. 또한, 도 5c에 도시한 바와 같이 가이드패널(200)의 모서리영역에서 수직부(210)와 광가이드바(220)의 수평면 이를 통해, 가이드패널(200)의 모서리영역에서의 광의 휘도를 더욱 향상시킬 수 있다. 즉, 가이드패널(200)의 수직부(210) 내측과 제 2 경사면(227) 사이의 내부공간(A)으로 위치하는 제 2 LED어셈블 이때, 가이드패널(200)의 모서리영역에 반사시트(240)를 위치시킨 후 가이드패널(200)의 모서리를 일부 제거함 이를 통해, 가이드패널(200)의 모서리영역에서의 광의 휘도를 더욱 향상시키게 되는 것이다. - 제 2 실시예 - 도 6은 본 발명의 제 2 실시예에 따른 다중패널 표시장치의 일부 단면을 개략적으로 도시한 단면도이며, 도 7은 또한, 도 8a ~ 8b는 시청자들의 베젤영역의 폭에 대한 인지적 효과를 나타낸 사진이다. 한편, 중복된 설명을 피하기 위해 앞서의 앞서 전술한 제 1 실시예의 설명과 동일한 역할을 하는 동일 부분에 -13-도 6에 도시한 바와 같이, 다중패널 표시장치(300)는 다수개의 LCD(100a, 100b)가 "Tiled" 형태로 연결된 구조 이에 대해 좀더 자세히 살펴보면, 비디오월(video wall)과 같이 하나의 이미지를 대략 100인치 이상의 대화면으 이에, 각 LCD(100a, 100b)의 연결부분을 확대 표시하기 위한 광학부재(310a, 310b)를 각 LCD(100a, 100b)의 상 즉, 도 7에 도시한 바와 같이 다수의 화소(P)가 정의되는 액정패널(110)을 포함하는 각 LCD(100a, 100b)는 패널 여기서, 비표시영역(NA)은 LCD(100a, 100b)의 액정패널(110) 자체의 비표시영역(NA)과, 기타 백라이트 유닛(도 이러한 비표시영역(NA)은 각각의 LCD(100a, 100b)에 포함됨에 따라, 다수개의 LCD(100a, 100b)가 연결되는 연결 이때, 각 LCD(100a, 100b)의 상부로 광학부재(310a, 310b)를 위치시킬 경우, 각 LCD(100a, 100b)의 비표시영역 광학부재(310a, 310b)는 광학부재(310a, 310b)의 하부로 개구된 입력단과 상부로 개구된 출력단을 가지는 다수 이러한 광학부재(310a, 310b)는 하부의 입력단이 각 LCD(100a, 100b)와 대면하도록 각 LCD(100a, 100b) 상부로 이러한 광학부재(310a, 310b)에 포함되는 다수의 광섬유(311a, 311b)는 중앙에 배치되는 하나 이상의 코어부와 이때, 광학부재(310a, 310b)는 중앙부의 비확대영역(E)과 비확대영역(E)의 가장자리를 둘러싸는 가장자리부의 여기서, 비확대영역(E)에 위치하는 다수의 제 1 광섬유(311a)는 입력단으로 입력된 광을 그대로 출력단을 통해 다수의 제 1 광섬유(311a)는 해당되는 화소(P)의 이미지를 확대없이 그대로 광학부재(310a, 310b)의 상부로 전 그리고, 확대영역(F)에 위치하는 다수의 제 2 광섬유(311b)는 입력단으로 입력된 광을 출력단으로 출력하는 과 이를 위해, 확대영역(F)에 위치하는 다수의 제 2 광섬유(311b)는 입력단과 출력단이 일렬로 정렬되지 않으며, 공개특허 10-2017-0123972 이때, 광섬유(311a, 311b)의 출력단의 크기와 입력단의 크기의 비율에 따라 그 광섬유(311a, 311b)에 의해 영상 이를 통해, 다수의 제 2 광섬유(311b)의 입력단을 통하여 입사된 광이 전반사되어 입력단 보다 큰 영역의 출력 따라서, LCD(100a, 100b)의 비표시영역(NA)에서도 이미지가 표시되어, 다수의 LCD(100a, 100b)를 통해 하나의 여기서, 레진지지부(313)는 열경화성 수지 또는 UV경화성 수지로 구성될 수 있는데, 이를 통해, 다수의 제 1 및 레진지지부(313)는 광투과성 레진 재료로 형성되는 것이 바람직한데, 그에 한정되는 것은 아니다. 또한, 이러한 이러한 광학부재(310a, 310b)가 각 LCD(100a, 100b)상부로 위치하는 본 발명의 제 2 실시예에 따른 다중패널 표 이는, 광학부재(310a, 310b)의 하부로 위치하는 각 LCD(100a, 100b)는 액정패널(110)의 가장자리까지 광을 고르 즉, 본 발명의 다중패널 표시장치(300)의 각 LCD(100a, 100b)는 가이드패널(200)에 광가이드바(220)를 이를 통해, 액정패널(110)의 전영역으로 고르게 광을 공급할 수 있어, 액정패널(110)의 표시영역(AA)은 넓게 표 즉, 각각의 LCD(100a, 100b)는 판(plate) 형상의 제 1 PCB(128b)와 제 1 PCB(128b) 상에 다수의 제 1 그리고 이러한 백라이트 유닛(도 2의 120)의 상부에 제 1 및 제 2 기판(112, 114)과 이의 사이에 이러한 백라이트 유닛(도 2의 120)과 액정패널(110)은 커버버툼(150), 가이드패널(200) 그리고 케이스탑(140)을 이때, 가이드패널(200)의 광가이드바(220)의 수평면(221)으로 확산판(123) 및 광학시트(121)의 배면 가장자리가 그리고, 가이드패널(200)의 광가이드바(220) 하부, 좀더 명확하게는 가이드패널(200)의 수직부(210)의 내측면과 -15-내부공간(A)으로 위치하는 제 2 LED어셈블리(129)는 다수의 제 2 LED(129a)가 광가이드바(220)에 구비된 챔퍼부 광가이드바(220) 내부로 입사된 다수의 제 2 LED(129a)로부터 발광된 광은 광가이드바(220) 내부에서 여러 번의 이때, 광가이드바(220)는 제 2 경사면(227)에 광을 가이드하기 위한 패턴(미도시)이 구비됨에 따라, 광가이드바 이때, 제 1 경사면(223)을 통해 구현되는 면광원은 제 1 LED어셈블리(128)의 다수의 제 1 LED(128a)로부터 발광 따라서, 본 발명의 제 2 실시예에 따른 다중패널 표시장치(300)의 각 LCD(100a, 100b)는 액정패널(110)로 보다 따라서, 액정패널(110)의 표시영역(AA)은 넓게 표시영역(AA) 이외의 비표시영역(NA)인 베젤영역(D)은 좁게 형성 그리고, 본 발명의 제 2 실시예에 따른 다중패널 표시장치(300)는 기존과 동일한 베젤영역(D)을 갖도록 형성하 첨부한 도 8a와 도 8b는 동일한 베젤영역의 폭을 갖는 다중패널 표시장치(300)에서 각 LCD(100a, 100b)의 가장 일반적인 다중패널 표시장치는 도 8a와 같이, 다수의 LCD가 "Tiled" 형태로 배치된 경우, 각 LCD의 베젤영역에 그러나, 본 발명의 제 2 실시예에 따른 다중패널 표시장치(300)는 각각의 LCD(100a, 100b)가 가이드패널(200)에 따라서, 다수의 LCD(100a, 100b)로부터 구현되는 이미지의 단절 현상 또한 최소한으로 느끼게 된다. 이는, 각 LCD(100a, 100b)의 가장자리에서의 휘도 상승에 따른 베젤영역(D)과 LCD(100a, 100b)의 가장자리에서 한편 지금까지의 설명에서 본 발명의 제 2 실시예에 따른 다중패널 표시장치(300)는 광학부재(310a, 310b)가 각 전술한 바와 같이, 본 발명의 제 1 실시예에 따른 LCD(100a, 100b)와 제 1 실시예를 포함하는 제 2 실시예에 따 -16-이를 통해, 액정패널(110)의 전영역으로 고르게 광을 공급할 수 있어, 액정패널(110)의 표시영역(AA)은 넓게 표 또한, 본 발명의 제 2 실시예에 따른 다중패널 표시장치(300)는 좁은베젤의 LCD(100a, 100b)에 의해, 이미지 단 본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시 110 : 액정패널(112, 114 : 제 1 및 제 2 기판)도 4a ~ 4b는 모듈화된 도 2의 일부 단면을 개략적으로 도시한 단면도.	Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings. - First Embodiment - FIG. 2 is an exploded perspective view schematically showing an LCD according to the first embodiment of the present invention. As shown, the LCD (100) according to the first embodiment comprises a liquid crystal panel (110), a backlight unit (120), and, for convenience of explanation, if the direction in the drawing is defined, assuming that the display surface of the liquid crystal panel (110) is facing forward, a back This will be examined in more detail regarding each of these components. First, the liquid crystal panel (110) plays a crucial role in image representation, with a liquid crystal layer (not shown) situated between a first substrate (112) and a second substrate (114) known as the upper substrate or color filter substrate, with red, green, and blue color filters corresponding to each pixel illustrated. Along at least one edge of this liquid crystal panel (110), a connecting member (116), such as a flexible circuit board, is provided. Although not clearly depicted in the drawings, a lower polarizer (119b) and an upper polarizer (119a) (see FIG. 4a) are attached to the outer surfaces of the first and second substrates (112, 114) to manifest differences in transmittance externally. The backlight unit (120) is positioned behind the liquid crystal panel (110) and primarily comprises a first LED assembly (128), a reflector (125), and an additional LED assembly. The first LED assembly (128) acts as the main light source of the backlight unit (120), seated on the inner side of the lower surface (151) of the cover bottom (150), with multiple first LEDs (128a) including blue LED chips of excellent luminous efficiency and brightness to improve light emission efficiency and luminance. The blue light emitted from the first LEDs (128a) mixes with yellow light emitted from phosphors after passing through them. The reflector (125) is configured with multiple through-holes (125a) to expose multiple first LEDs (128a) above them, with a diffuser plate (123) and an optical sheet (121) supported by a guide support (127) to prevent sagging, wherein the optical sheet (121) further enhances light diffusion. Hence, light emitted from the numerous first LEDs (128a) of the first LED assembly (128) passes through the diffuser plate (123) and optical sheet (121) for uniform light emission across the display area. These components, including the liquid crystal panel (110) and backlight unit (120), are enclosed by a case top (140), guide panel (200), and cover bottom (150). The case top (140) is bent in a ?쒌꽦??shape in cross-section to cover the upper and side edges of the liquid crystal panel (110) and is open at the front to display images implemented by the liquid crystal panel (110). The guide panel (200) has a rectangular frame shape, supporting the rear edges of the liquid crystal panel (110), diffuser plate (123), and optical sheet (121). The direct-lit type backlight unit (120) according to the first embodiment comprises the first LED assembly (128) and diffuser plate (123) to maintain an optical gap between them. The light guide bar (220) includes a horizontal plane (221, see FIG. 3a) protruding perpendicularly from a vertical portion (210), specifically placed underneath a second LED assembly (129) that serves as an auxiliary light source. The second LED assembly (129), which contains multiple second LEDs (129a) showcasing excellent luminous efficiency and brightness, is positioned within the interior space (A) of the guide panel (200). These second LEDs (129a) provide additional lighting to the light guide bar (220). Consequently, the LCD (100) according to the first embodiment is supplied with light evenly across the entire area of the liquid crystal panel (110), thereby widening the display area while minimizing the bezel area, allowing for a compact bezel while displaying a wide viewing area. Moreover, the liquid crystal panel (110) and backlight unit (120) are mounted on a cover bottom (150) that forms the assembly base for the entire LCD (100). The aforementioned guide panel (200), cover bottom (150), and case top (140) are structured to cover the edges of the liquid crystal panel (110) and backlight unit (120). This configuration results in a lighter and slimmer LCD (100) by eliminating the metallic case top (140), thereby reducing manufacturing costs. Thus, the LCD (100) according to the first embodiment, equipped with a light guide bar (220) on the guide panel (200), allows uniform light supply over the entire liquid crystal panel (110), broadening the display area while ensuring that the non-display area outside the display region?봳he bezel?봧s kept narrow for a slim bezel design. FIG. 3a provides a schematic perspective view of the guide panel as per the first embodiment, while FIG. 3b displays a cross-section of FIG. 3a, showcasing the guide panel (200) formed in a rectangular frame shape with a certain thickness comprising a top surface (210a). The vertical portion (210), composed of mold material such as polycarbonate resin, features the light guide bar (220) protruding vertically from its inner face and is utilized to guide light internally. Moreover, a chamfer part of a certain shape is provided in the light guide bar (220) for guiding the uniform surface light, and a hook-shaped protrusion is formed on both ends to fasten the hook (228) provided in the light guide bar (220). This structure minimizes brightness discontinuity at the edge of the LCD (100). By utilizing the guide panel (200) of the first embodiment equipped with the third inclined surface (226), reduction in luminance uniformity is prevented, thereby enhancing the product reliability of the LCD (100). In the second embodiment depicted in FIG. 6, a multi-panel display apparatus is schematically shown, consisting of multiple LCDs (100a, 100b) connected in a ?쏷iled??manner. This configuration aims at displaying larger images over 100 inches on a video wall setup by providing optical members (310a, 310b) at the connecting sections of each LCD (100a, 100b) to broadly display images without perceivable discontinuities. The optical members (310a, 310b), placed over each LCD (100a, 100b), ensure the elimination of non-display areas (NA) commonly present between each LCD unit through edge brightness increased by guiding bars using second LED assemblies (129), thereby minimizing any image disruptions perceived across the tiled display. Thus, this invention, while not confined to these embodiments, offers modifications without departing from the spirit and scope of the invention.	1
1020160053393	구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)를 통해 제2 발광 제어 트랜지스터(Tec2)의 소스 전극, 및 제1 초기화 트랜지스터(Ti1)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제1 전압 공급 라인(VL1)과 제2 노 제1 초기화 트랜지스터(Ti1)의 드레인 전극은 제1 전압 공급 라인(VL1)으로부터 초기화 전압(Vini)을 공급받을 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제3 노드(N3)와 제4 노드(N4)를 전 제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제3 노드(N3)를 통해 제2 발광 제어 트랜지스터(Tec2)의 소스 전 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 일 예에 따르면, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 제2 전압 공급 라인(VL2) 다른 예에 따르면, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))와 다른 별도의 스캔 신호를 기초로 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어, 구동 전원(EVDD)과 제3 노드(N 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 구동 전원(EVDD)으로부터 구동 전압(VDD)을 공급받을 수 제2 에미션 제어 라인(EML2)은 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극과 연결될 수 있다. 구체적으로, 도 4a에서, 제1 초기화 트랜지스터(Ti1)는 제1 스캔 신호(SC1(n))를 기초로 초기화 구간(P1)에 턴-온되어 초기 그리고, 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 초기화 구간(P1)에 턴-온되어 구동 공개특허 10-2020-0080787 도 4b에서, 제1 및 제2 초기화 트랜지스터(Ti1, Ti2)와 제2 발광 제어 트랜지스터(Tec2)는 턴-오프될 수 있다. 도 4c에서, 데이터 공급 트랜지스터(Tds)와 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 프로그래밍 Ids=ILED=k(Vgs -Vth)^2=k(Vdata+Vth-Vini-Vth)^2=k*(Vdata-Vini)^2 도 6b에서, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 애노드 제어 구간(P5)에서 턴-온되 도 7을 참조하면, 제1 실시예(Embodiment 1)는 1Hz의 프레임 주파수(Frame Frequency)에 따라 저속 구동될 때, 이와 비교하여, 제2 실시예(Embodiment 2)는 리프레쉬(Refresh) 기간과 별도로 적어도 하나의 리셋 기간(RT)에 제1 초기화 트랜지스터(Ti1)는 제3 스캔 신호(SC3(n))를 기초로 턴-온되어, 전압 공급 라인(VL)과 제2 노드(N 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제3 노드(N3)와 제4 노드(N4)를 전 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어, 구동 전원(EVDD)과 제3 노드(N 제2 에미션 제어 라인(EML2)은 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극과 연결될 수 있다. 구체적으로,도 2는 제1 실시예에 따른 표시 장치에서, 픽셀을 나타내는 회로도이다.	The drain electrode of the drive transistor (Tdr) is connected to the source electrode of the second light emission control transistor (Tec2) via a third node (N3), and the first initialization transistor (Ti1) turns on based on a first scan signal (SC1(n)), supplying an initialization voltage (Vini) from a first voltage supply line (VL1) to the drain electrode of the first initialization transistor (Ti1) on the first voltage supply line (VL1). The second initialization transistor (Ti2) turns on based on the first scan signal (SC1(n)), connecting the third node (N3) and the fourth node (N4) through the drain electrode of the second initialization transistor (Ti2) to the source electrode of the second light emission control transistor (Tec2). The data supply transistor (Tds) turns on based on a second scan signal (SC2(n)), connecting the data line (DL) and the first node (N1). According to one example, the reset transistor (Tr) turns on based on the second scan signal (SC2(n)), connected to a second voltage supply line (VL2). In another example, the reset transistor (Tr) turns on based on a separate scan signal different from the second scan signal (SC2(n)). The second light emission control transistor (Tec2) turns on based on a second emission signal (EM2), connecting a drive power (EVDD) and a third node (N3). The drain electrode of the second light emission control transistor (Tec2) receives a drive voltage (VDD) from the drive power (EVDD). The second emission control line (EML2) may connect to the gate electrode of the second light emission control transistor (Tec2). Specifically, in Fig. 4a, the first initialization transistor (Ti1) turns on during an initialization interval (P1) based on the first scan signal (SC1(n)), and the second light emission control transistor (Tec2) also turns on during the initialization interval (P1) based on the second emission signal (EM2), as described in Patent Disclosure No. 10-2020-0080787. In Fig. 4b, the first and second initialization transistors (Ti1, Ti2) and the second light emission control transistor (Tec2) may turn off. In Fig. 4c, the data supply transistor (Tds) and the reset transistor (Tr) turn on based on the second scan signal (SC2(n)) and are programmed according to Ids=ILED=k(Vgs-Vth)^2=k(Vdata+Vth-Vini-Vth)^2=k*(Vdata-Vini)^2. In Fig. 6b, the data supply transistor (Tds) turns on during an anode control interval (P5) based on the second scan signal (SC2(n)). Referring to Fig. 7, in the first embodiment, the device is described to operate at a low speed at a frame frequency of 1Hz; in comparison, the second embodiment includes at least one reset period (RT) distinct from the refresh period, wherein the first initialization transistor (Ti1) turns on based on a third scan signal (SC3(n)), connecting the voltage supply line (VL) and a second node (N); and the second initialization transistor (Ti2) turns on based on the first scan signal (SC1(n)), connecting the third node (N3) and the fourth node (N4). The data supply transistor (Tds) turns on based on the second scan signal (SC2(n)), connecting the data line (DL) and the first node (N1), and the second light emission control transistor (Tec2) turns on based on the second emission signal (EM2), connecting the drive power (EVDD) and the third node (N3). The second emission control line (EML2) may be connected to the gate electrode of the second light emission control transistor (Tec2). Specifically, Fig. 2 illustrates a schematic circuit representing a pixel in a display device according to the first embodiment.	1
1020180170604	본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출 도 1 내지 도 5를 참조하면, 본 출원의 일 예에 따른 전자 기기는 커버 윈도우(100), 플렉서블 디스플레이 모듈 상기 커버 윈도우(100)는 플렉서블 디스플레이 모듈(300)의 전면(前面)과 측면을 덮음으로써 외부 충격으로부터 일 예에 따른 커버 윈도우(100)는 투명 플라스틱 재질, 글라스 재질, 또는 강화 글라스 재질로 이루어질 수 있 일 예에 따른 커버 윈도우(100)는 전면부(110) 및 측벽부(130)를 포함할 수 있따. 상기 전면부(110)는 커버 윈도우(100)의 중앙 부분으로서, 광이 투과되는 투명 영역일 수 있다. 전면부(110)는 상기 측벽부(130)는 전면부(110)의 가장자리 부분으로부터 미리 설정된 곡률 반경을 갖는 곡면 형태로 만곡될 이와 같은, 커버 윈도우(100)는 전체적으로 만곡된 4면 벤딩 구조를 가짐으로써 전자 기기의 미감을 개선시킬 -8-추가적으로, 커버 윈도우(100)는 가장자리 부분에 마련된 디자인층(또는 데코레이션층)을 더 포함할 수 있다. 선택적으로, 일 예에 따른 커버 윈도우(100)는 전면부(110)만을 포함하는 플레이트 형태로 형성될 수 있으며, 상기 플렉서블 디스플레이 모듈(300)은 평판 디스플레이 장치의 플렉서블 디스플레이 모듈이 될 수 있다. 이하 상기 플렉서블 디스플레이 모듈(300)은 커버 윈도우(100)의 후면(또는 배면)에 결합되어 영상을 표시하거나 사 일 예에 따른 플렉서블 디스플레이 모듈(300)은 표시부(300a), 제 1 벤딩 표시부(300b), 및 제 2 벤딩 표시부 상기 표시부(300a)는 커버 윈도우(100)의 전면부(110) 쪽으로 영상을 표시할 수 있다. 제 1 벤딩 표시부(300 일 예에 따른 플렉서블 디스플레이 모듈(300)은 표시부(300a)와 패널 벤딩부(300d) 및 디스플레이 패드부(DPP) 상기 플렉서블 디스플레이 패널(310)은 표시부(300a)와 제 1 벤딩 표시부(300b) 및 제 2 벤딩 표시부(300c) 각 상기 플렉서블 기판(311)은 플렉서블 디스플레이 패널(310)의 베이스 기판으로 정의될 수 있다. 일 예에 따른 일 예에 따른 화소 어레이부(312)는 플렉서블 기판(311)에 정의된 표시부(300a)와 제 1 벤딩 표시부(300b) 및 상기 화소 어레이부(312)는 플렉서블 기판(311) 상에 마련된 신호 라인들에 의해 정의되는 화소 영역에 마련되 상기 복수의 화소 각각은 화소 영역에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로층, 구동 박막 트랜지 상기 구동 박막 트랜지스터는 플렉서블 기판(311) 상에 정의된 각 화소 영역의 트랜지스터 영역에 마련되는 것 공개특허 10-2020-0073085 상기 애노드 전극은 각 화소 영역에 정의된 개구 영역에 패턴 형태로 마련되어 구동 박막 트랜지스터와 전기적 일 예에 따른 발광 소자층은 애노드 전극 상에 형성된 유기 발광 소자를 포함할 수 있다. 유기 발광 소자는 화 일 예에 따른 발광 소자층은 애노드 전극과 캐소드 전극 각각에 전기적으로 연결된 마이크로 발광 다이오드 소 상기 캐소드 전극은 각 화소 영역에 마련된 발광 소자층의 발광 소자와 공통적으로 연결될 수 있다. 상기 게이트 구동 회로부(GDC)는 플렉서블 기판(311) 상에 마련된 게이트 신호 라인들 각각의 일단 및/또는 타 상기 디스플레이 패드부(DPP)는 화소 어레이부(312)의 일측으로부터 멀리 이격된 플렉서블 기판(311)의 일측 가 상기 봉지부(313)는 화소 어레이부(312)를 둘러싸도록 플렉서블 기판(311) 상에 형성됨으로써 산소 또는 수분이 상기 터치 전극부(315)는 봉지부(313) 상에 배치되어 커버 윈도우(100)에 대한 사용자 터치를 센싱하는 터치 센 일 예에 따른 터치 전극부(315)는 화소 어레이부(312)와 중첩되는 봉지부(313) 상에 배치된 터치 전극층, 및 터 다른 예에 따른 터치 전극부(315)는 공지된 정전 용량 방식의 터치 패널로 대체될 수 있으며, 이경우, 터치 패 일 예에 따른 터치 패드부(TPP)는 플렉서블 기판(311)의 일측 가장자리(또는 상측 가장자리)에 대응되는 터치 -10-다른 예에 따른 터치 패드부(TPP)는 플렉서블 기판(311)의 타측 가장자리에 대응되는 터치 전극부(315)의 타측 상기 터치 전극부(315)가 터치 패널로 대체되는 경우, 터치 패드부(TPP)는 터치 패널의 일측 가장자리 부분 또 상기 기능성 필름(317)은 필름 점착 부재(316)를 매개로 터치 전극부(315) 상에 부착되고, 모듈 본딩 부재(20 일 예에 따른 기능성 필름(317)은 외부 광의 반사를 방지하여 플렉서블 디스플레이 패널(310)에 표시되는 영상 상기 기능성 필름(317)은 수분 또는 산소 침투를 1차적으로 방지하기 위한 배리어층(또는 배리어 필름)을 더 포 또한, 기능성 필름(317)은 화소 어레이부(312)로부터 커버 윈도우(100) 쪽으로 출광되는 광의 경로를 제어하는 선택적으로, 상기 기능성 필름(317)은 터치 전극부(315)와 봉지부(313) 사이에 배치될 수도 있으며, 이 경우, 상기 제 1 백 플레이트(BP1)는 화소 어레이부(312)와 중첩되는 플렉서블 기판(311)의 후면(또는 배면)에 부착됨 상기 제 2 백 플레이트(BP2)는 디스플레이 패드부(DPP)와 중첩되는 플렉서블 기판(311)의 후면(또는 배면) 일측 상기 제 1 백 플레이트(BP1)와 상기 제 2 백 플레이트(BP2) 사이와 중첩되면서 링크 라인들이 배치된 플렉서블 상기 벤딩 유지 부재(318)는 플렉서블 디스플레이 패널(310)의 두께 방향(Z)을 기준으로, 서로 중첩되는 제 1 상기 벤딩 유지 부재(318)의 일면(또는 전면)은 제 1 백 플레이트(BP1)의 후면(또는 배면) 일측 가장자리 부분 일 예에 따른 벤딩 유지 부재(318)는 바 형태를 갖는 금속 재질 또는 플라스틱 재질의 기구물이거나 양면 테이 일 예에 따른 플렉서블 디스플레이 패널(310)은 플렉서블 기판(311)의 패널 벤딩부(300d)을 덮는 커버층(또는 상기 커버층(319)은 봉지부(313)와 디스플레이 패드부(DPP) 사이에 배치된 플렉서블 기판(311)의 패널 벤딩부 상기 커버층(319)은 폴리머 재질을 포함하는 것으로, 봉지부(313)와 디스플레이 패드부(DPP) 사이의 링크 라인 일 예에 따른 플렉서블 디스플레이 모듈(300)은 플렉서블 디스플레이 패널(310)의 배면(또는 후면)에 결합된 전 상기 전도성 방열부(320)는 제 1 백 플레이트(BP1)의 후면(또는 배면)에 부착될 수 있다. 전도성 방열부(320) 일 예에 따른 전도성 방열부(320)는 제 1 백 플레이트(BP1)의 후면 전체에 부착될 수 있다. 이 경우, 벤딩 유 일 예에 따른 전도성 방열부(320)는 제 1 백 플레이트(BP1)의 후면 중 벤딩 유지 부재(318)의 배치 영역을 제외 일 예에 따른 전도성 방열부(320)는 방열 부재(321), 쿠션 부재(323), 및 점착 부재(325)를 포함할 수 있다. 상기 방열 부재(321)는 상대적으로 높은 열전도율을 갖는 금속 물질을 갖는 방열층을 포함할 수 있다. 일 예에 상기 쿠션 부재(323)는 방열 부재(321)의 전면(前面)에 결합된 폼 테이프 또는 폼 패드를 포함할 수 있다. 이 상기 점착 부재(325)는 쿠션 부재(323)의 전면(前面)에 결합될 수 있다. 점착 부재(325)의 전면(또는 표면)에 상기 디스플레이 구동 회로부(330)는 플렉서블 디스플레이 패널(310)의 디스플레이 패드부(DPP)에 연결되어 플 -12-일 예에 따른 디스플레이 구동 회로부(330)는 패널 플렉서블 회로 필름(331), 구동 집적 회로(333), 플렉서블 상기 패널 플렉서블 회로 필름(331)은 플렉서블 디스플레이 패널(310)의 후면에서 플렉서블 기판(311)에 마련된 상기 구동 집적 회로(333)는 플렉서블 디스플레이 패널(310)의 후면에 배치된 패널 플렉서블 회로 필름(331)에 선택적으로, 상기 구동 집적 회로(333)는 패널 플렉서블 회로 필름(331)에 실장되지 않고, 플렉서블 기판(311) 상기 플렉서블 회로 보드(335)는 플렉서블 디스플레이 패널(310)의 후면에서 패널 플렉서블 회로 필름(331)과 일 예에 따른 플렉서블 회로 보드(335)는 회로 몸체부(335a), 반도체 회로 칩(335b), 회로 부품 소자들(335c), 상기 회로 몸체부(335a)는 패널 플렉서블 회로 필름(331)에 마련된 패드 전극부와 전기적으로 연결될 수 있다. 상기 반도체 회로 칩(335b)은 회로 몸체부(335a)에 실장되어 보드 패드부(BPP)와 보드 커넥터(335e)로부터 공급 상기 회로 부품 소자들(335c)은 제 1 방향(X)을 기준으로, 회로 몸체부(335a)의 양측 가장자리 영역 중 적어도 상기 연장 배선부(335d)는 회로 몸체부(335a)의 타측 가장자리로부터 미리 설정된 길이로 연장될 수 있다. 예 상기 보드 커넥터(335e)는 연장 배선부(335d)의 끝단에 설치되어 호스트 구동 시스템에 전기적으로 접속될 수 공개특허 10-2020-0073085 일 예에 따른 플렉서블 회로 보드(335)는 회로 몸체부(335a)에 배치된 적어도 하나의 제 1 그라운드 패드(GP1) 상기 적어도 하나의 제 1 그라운드 패드(GP1)는 제 1 회로 부품 소자들(335c1)과 인접하도록 회로 몸체부(335 상기 적어도 하나의 제 2 그라운드 패드(GP2)는 제 2 회로 부품 소자들(335c2)과 인접하도록 회로 몸체부(335 일 예에 따른 플렉서블 회로 보드(335)는 터치 커넥터(335f)를 더 포함할 수 있다. 상기 터치 커넥터(335f)는 상기 터치 플렉서블 회로 필름(337)은 이방성 도전 필름을 매개로 하는 필름 부착 공정에 의해 플렉서블 디스플 일 예에 따른 터치 플렉서블 회로 필름(337)은 터치 패드부(TPP)에 부착되는 터치 본딩부, 플렉서블 회로 보드 선택적으로, 터치 플렉서블 회로 필름(337)은 플렉서블 회로 보드(335)의 터치 커넥터(335f)에 접속되지 않고 상기 쉴드 부재(350)는 디스플레이 구동 회로부(330)를 덮으면서 전도성 방열부(320)에 부착될 수 있도록 구현 일 예에 따른 쉴드 부재(350)는 쉴드부(351) 및 충격 완충부(355)를 포함할 수 있다. 상기 쉴드부(351)는 디스플레이 구동 회로부(330)를 덮으면서 전도성 방열부(320)에 부착되며 충격 완충부(35 일 예에 따른 쉴드부(351)는 플렉서블 디스플레이 패널(310)의 후면에 배치된 디스플레이 패드부(DPP), 패널 플 다른 예에 따른 쉴드부(351)는 디스플레이 패드부(DPP)를 포함하는 플렉서블 디스플레이 패널(310)의 패널 벤딩 상기 충격 완충부(355)는 구동 집적 회로(333)와 중첩되는 쉴드 부재(350)에 결합될 수 있다. 충격 완충부 공개특허 10-2020-0073085 일 예에 따른 플렉서블 디스플레이 모듈(300)은 단열 테이프(370)를 더 포함할 수 있다. 상기 단열 테이프(370)는 디스플레이 구동 회로부(330)에서 발생되는 열이 플렉서블 디스플레이 패널(310)에 전 예를 들어, 플렉서블 디스플레이 패널(310) 중 구동 집적 회로(333)과 중첩되는 IC 중첩 영역은 구동 집적 회로 일 예에 따른 단열 테이프(370)는 플렉서블 디스플레이 패널(310)과 구동 집적 회로(333) 사이에 배치될 수 있 다른 예에 따른 단열 테이프(370)는 플렉서블 디스플레이 패널(310)과 플렉서블 회로 보드(335) 사이에 배치될 또 다른 예에 따른 단열 테이프(370)는 플렉서블 디스플레이 패널(310)과 구동 집적 회로(333) 사이에 배치된 상기 제 1 단열 테이프는 구동 집적 회로(333)와 중첩되고 전도성 방열부(320)와 마주하는 패널 플렉서블 회로 상기 제 2 단열 테이프는 반도체 회로 칩(335b)와 중첩되고 전도성 방열부(320)와 마주하는 플렉서블 회로 보드 이와 같은, 단열 테이프(370)는 단열층 및 단열층에 결합된 접착층을 포함할 수 있다. 상기 단열층은 절연 재 상기 하우징(500)은 플렉서블 디스플레이 모듈(300)을 수납하고 커버 윈도우(100)를 지지할 수 있다. 예를 들 일 예에 따른 하우징(500)은 회로 수납 공간(501)을 사이에 두고 플렉서블 디스플레이 모듈(300)의 후면을 덮는 공개특허 10-2020-0073085 일 예에 따른 측면 하우징(530)은 전자 기기의 최외곽 측면에 배치된 것으로, 후면 하우징(510)의 가장자리 부 다른 예에 따른 측면 하우징(530)은 플라스틱 재질, 금속 재질, 또는 글라스 재질로 형성되고, 커버 윈도우 상기 회로 수납 공간(501)은 플렉서블 디스플레이 모듈(300)의 후면과 후면 하우징(510) 사이에 마련됨으로써 본 출원의 일 예에 따른 전자 기기는 미들 프레임(700)을 더 포함할 수 있다. 상기 미들 프레임(700)은 하우징(500)의 회로 수납 공간(501)에 배치되어 회로 수납 공간(501)에 배치되는 회로 상기 미들 플레이트(710)는 플렉서블 디스플레이 모듈(300)의 후면과 후면 하우징(510) 사이에 배치되어 회로 상기 미들 측벽(730)은 미들 플레이트(710)의 측면에 수직하게 결합되어 커버 윈도우(100)의 측벽부(130)를 지 선택적으로, 하우징(500)의 측면 하우징(530)은 미들 프레임(700)의 미들 측벽(730)으로 대체될 수 있으며, 이 이와 같은, 본 출원의 일 예에 따른 플렉서블 디스플레이 모듈(300) 및 이를 포함하는 전자 기기는 구동 집적 도 6은 도 4에 도시된 선 III-III'의 단면도이고, 도 7은 도 4에 도시된 쉴드 부재의 후면을 나타내는 도 3, 도 4, 및 도 6 내지 도 8을 참조하면, 본 출원의 일 예에 따른 쉴드 부재(350)는 쉴드부(351) 및 충격 완 상기 쉴드부(351)는 디스플레이 구동 회로부(330)를 덮으면서 전도성 방열부(320)에 부착되며 충격 완충부(35 상기 패널 쉴드부(PSP)는 디스플레이 패드부(TPP)를 포함하는 플렉서블 디스플레이 패널(310)의 패널 벤딩부 상기 보드 쉴드부(BSP)는 회로 쉴드부(CSP)에 연결되거나 회로 쉴드부(CSP)로부터 연장되어 플렉서블 회로 보드 상기 전도성 테이프(351a)의 쉴드 부착부(SAP)는 플렉서블 회로 보드(335)에 마련된 제 1 및 제 2 그라운드 패 상기 충격 완충부(355)는 구동 집적 회로(333)와 중첩되는 쉴드부(351)에 결합될 수 있다. 예를 들어, 충격 완 일 예에 따른 충격 완충부(355)는 구동 집적 회로(333)와 중첩되는 회로 쉴드부(CSP)에 결합된 절연 테이프 일 예에 따른 충격 완충부(355)는 폼 테이프(355a)에 형성된 접착층(355b)을 더 포함할 수 있다. 상기 접착층 한편, 충격 완충부(355)의 폼 테이프(355a)는, 도 9에 도시된 바와 같이, 집적 회로 삽입 홈(355c)을 더 포함할 상기 집적 회로 삽입 홈(355c)은 폼 테이프(355a)의 배면으로부터 오목하게 형성될 수 있다. 집적 회로 삽입 본 출원에 따른 플렉서블 디스플레이 모듈과 전자 기기는 아래와 같이 설명될 수 있다. 본 출원의 일 예에 따른 플렉서블 디스플레이 모듈은 표시부와 패널 벤딩부 및 디스플레이 패드부를 포함하는 본 출원의 일 예에 따르면, 충격 완충부는 구동 집적 회로와 중첩되는 쉴드 부재에 결합된 폼 테이프를 포함할 본 출원의 일 예에 따르면, 폼 테이프는 구동 집적 회로의 전면과 접촉되거나 구동 집적 회로의 전면과 측면을 본 출원의 일 예에 따르면, 충격 완충부는 폼 테이프에 결합되고 구동 집적 회로에 접착된 접착층을 더 포함할 본 출원의 일 예에 따른 플렉서블 디스플레이 모듈은 플렉서블 디스플레이 패널의 배면에 결합된 전도성 방열부 본 출원의 일 예에 따르면, 전도성 방열부는 금속 물질의 방열층을 갖는 방열 부재, 방열 부재에 결합된 쿠션 본 출원의 일 예에 따르면, 쉴드 부재는 플렉서블 디스플레이 패널의 패널 벤딩부를 덮는 패널 쉴드부를 더 포 본 출원의 일 예에 따르면, 디스플레이 구동 회로부는 디스플레이 패드부에 연결된 패널 플렉서블 회로 필름, 본 출원의 일 예에 따른 플렉서블 디스플레이 모듈은 구동 집적 회로와 중첩되고 전도성 방열부와 마주하는 패 100: 커버 윈도우 200: 모듈 본딩 부재도 3은 도 1에 도시된 선 II-II'의 단면도이다.	The shapes, sizes, proportions, angles, and numbers disclosed in the drawings intended to illustrate examples of the present application are exemplary. Referring to FIGS. 1 to 5, an electronic device according to an embodiment of the present application may include a cover window (100) and a flexible display module. The cover window (100) may cover the front and sides of the flexible display module (300) to protect against external impacts. The cover window (100) according to an embodiment of the present application may be made of a transparent plastic material, glass material, or tempered glass material. The cover window (100) may include a front portion (110) and a sidewall portion (130). The front portion (110) may be a central part of the cover window (100) as a transparent region through which light can pass. The sidewall portion (130) from the edge of the front portion (110) may be curved into a surface with a predetermined radius of curvature. Cover window (100) may have a four-sided bending structure overall, enhancing the aesthetic appeal of the electronic device. Additionally, the cover window (100) may further include a design layer (or decoration layer) provided on its edge. Optionally, the cover window (100) according to an embodiment may be formed in a plate shape that includes only the front portion (110), and the flexible display module (300) may be a flexible display module of a flat display device. The flexible display module (300) may be coupled to the rear (or back) of the cover window (100) to display an image or signal. The flexible display module (300) according to an embodiment may have a display unit (300a), a first bending display unit (300b), and a second bending display unit. The display unit (300a) may display an image toward the front portion (110) of the cover window (100). The flexible display module (300) according to an embodiment may have a display unit (300a), a panel bending unit (300d), and a display pad unit (DPP). The flexible display panel (310) may be defined as a base substrate of a flexible substrate (311). The pixel array unit (312) according to an embodiment may be defined by signal lines provided on the flexible substrate (311). Each of the plurality of pixels may include a pixel circuit layer that includes a driving thin-film transistor provided in the pixel region, a driving thin-film transistor provided in the transistor region defined on the flexible substrate (311) for each pixel region. The anode electrode may be provided in a patterned form in an opening region defined in each pixel region and electrically connected to the driving thin-film transistor. The light-emitting element layer according to an embodiment may include an organic light-emitting element formed on the anode electrode. The organic light-emitting element according to an embodiment may include a micro light-emitting diode element electrically connected to each of an anode electrode and a cathode electrode. The cathode electrode may be commonly connected to the light-emitting element of the light-emitting element layer provided in each pixel region. The gate driving circuit unit (GDC) may be provided on the flexible substrate (311) with one end and/or other end of each gate signal line. The display pad unit (DPP) may be spaced away from one side of the flexible substrate (311) of the pixel array unit (312). The encapsulation unit (313) may be formed on the flexible substrate (311) to surround the pixel array unit (312), thereby preventing entry of oxygen or moisture. The touch electrode unit (315) may be placed on the encapsulation unit (313) to sense a user's touch on the cover window (100). The touch electrode unit (315) according to an embodiment may include a touch electrode layer overlapping the pixel array unit (312) and the encapsulation unit (313). In another example, the touch electrode unit (315) may be replaced with a known capacitive type touch panel, in which case, the touch panel?셲 one edge portion may be connected to the touch pad unit (TPP) corresponding to one edge (or upper edge) of the flexible substrate (311). The touch pad unit (TPP) according to another example may correspond to the other edge of the flexible substrate (311) of the touch electrode unit (315). When the touch electrode unit (315) is replaced with a touch panel, the touch pad unit (TPP) can be provided at one edge portion of the touch panel. The functional film (317) may be attached on top of the touch electrode unit (315) through a film adhesive member (316) and may prevent reflection of external light on the flexible display panel (310). The functional film (317) may further include a barrier layer (or barrier film) for primarily preventing penetration of moisture or oxygen. Optionally, the functional film (317) may be placed between the touch electrode unit (315) and the encapsulation unit (313), and in this case, the first backplate (BP1) may be attached to the rear (or back) of the flexible substrate (311) overlapping the pixel array unit (312). The second backplate (BP2) may be provided overlapping the display pad unit (DPP) on the rear (or back) side of the flexible substrate (311). The bending maintenance member (318), as measured along the thickness direction (Z) of the flexible display panel (310), may overlap with the first backplate (BP1) and second backplate (BP2) with flexible linking lines disposed in between. The bending maintenance member (318) can be a mechanical structure of metal or plastic material having a bar shape, or a double-sided tape. The flexible display panel (310) according to an embodiment may include a cover layer (or protection layer) covering the panel bending unit (300d) of the flexible substrate (311). The cover layer (319) may include a polymeric material placed in between the encapsulation unit (313) and display pad unit (DPP) on the panel bending unit of the flexible substrate (311). The flexible display module (300) according to an embodiment may be coupled to a thermally conductive heat dissipation unit (320) on the rear (or back) of a flexible display panel (310). The thermally conductive heat dissipation unit (320) according to an embodiment may be attached to the entire rear surface of the first backplate (BP1). In this case, the thermally conductive heat dissipation unit (320) in another example may exclude the region of the first backplate (BP1) where the bending maintenance member (318) is placed. The thermally conductive heat dissipation unit (320) according to an embodiment may include a heat dissipation member (321), a cushion member (323), and an adhesive member (325). The heat dissipation member (321) may contain a heat dissipation layer with a metallic material of relatively high thermal conductivity. The cushion member (323) may include foam tape or foam pad bonded to the front surface (front) of the heat dissipation member (321). The adhesive member (325) may be attached to the front surface (front) of the cushion member (323), and the front (or surface) of the adhesive member (325) may be connected to the display driving circuit unit (330) linked to the display pad unit (DPP) of the flexible display panel (310). The display driving circuit unit (330) according to an embodiment may include a panel flexible circuit film (331), a drive integrated circuit (333), and a flexible circuit board (335). The panel flexible circuit film (331), located on the rear side of the flexible display panel (310), may be provided on the flexible substrate (311). The drive integrated circuit (333) may be mounted on the panel flexible circuit film (331) aligned on the rear side of the flexible display panel (310). Optionally, the drive integrated circuit (333) may be connected directly on the flexible substrate (311) instead of being mounted on the panel flexible circuit film (331). The flexible circuit board (335) may be linked with the panel flexible circuit film (331) on the rear side of the flexible display panel (310). The flexible circuit board (335) according to an embodiment may include a circuit body (335a), a semiconductor circuit chip (335b), circuit component elements (335c), extending wiring (335d), and a board connector (335e). The circuit body (335a) can be electrically connected to the pad electrode section of the panel flexible circuit film (331). The semiconductor circuit chip (335b) may be mounted on the circuit body (335a), supplied by the board pad section (BPP) and board connector (335e). The circuit component elements (335c) may be placed on at least one side section edge based on the first direction (X) of the circuit body (335a). The extending wiring (335d) may reach a predetermined length from the opposite side edge of the circuit body (335a). The board connector (335e) could be installed on the terminal end of the extending wiring (335d), connecting electrically with a host driving system. The flexible circuit board (335) according to an embodiment may further include at least one first ground pad (GP1) arranged adjacent to the first circuit component elements (335c1) on the circuit body (335a). Similarly, at least one second ground pad (GP2) may be adjacent to the second circuit component elements (335c2) on the circuit body (335a). The flexible circuit board (335) according to an embodiment may include a touch connector (335f). The touch connector (335f) may be used to connect the components on the touch flexible circuit film (337) through an anisotropic conductive film attachment process on the flexible display module. The touch flexible circuit film (337) according to an embodiment may include a touch bonding unit attached to the touch pad unit (TPP), also engaging with a flexible circuit board (335). Optionally, the touch flexible circuit film (337) may not be connected to the touch connector (335f) of the flexible circuit board (335) even when it is provided, marking a separate connection path. The shield member (350) implemented in covering the display driving circuit unit (330) could stick to the thermally conductive heat dissipation unit (320). The shield member (350) according to an embodiment may include a shield section (351) and an impact buffering section (355). The shield section (351) may cover the display driving circuit unit (330), attaching to the thermally conductive heat dissipation unit (320), whereas the impact buffering section (355) associated may combine with the shield member (350) overlapping the drive integrated circuit (333). The flexible display module (300) according to an embodiment may additionally incorporate insulating tape (370), to shield the flexible display panel (310) from the heat generated by the display driving circuit unit (330). Specifically, in the flexible display panel (310), an IC overlapping region crowned by the drive integrated circuit (333) may face this heat diffusion internally. The insulating tape (370) according to an embodiment may be implemented between the flexible display panel (310) and the drive integrated circuit (333), and alternatively positioned between the flexible display panel (310) and the flexible circuit board (335). Yet in another configuration, insulating tape (370) may find its role between the flexible display panel (310) and the drive integrated circuit (333) while installed in the instructed setup provided under the application. The first insulating tape may overlap the drive integrated circuit (333) and face the conductive heat dissipation unit (320) housed inside the panel flexible circuit. The second insulating tape might overlap the semiconductor circuit chip (335b) while suturing itself to the conductive heat dissipation unit (320) via a path delineated on the spatial orientation provided by different possible implementations. This insulating tape (370) may comprise an insulating layer coupled to an adhesive layer, which can be constructed using an insulating material. The housing (500) accompanying the expandable features of the flexible display module (300) could tender its framework support to the cover window (100). For illustration purposes, the housing (500) according to an embodiment may present a circuit housing space (501), offering coverage over the rear side of the flexible display module (300), accommodated in areas: a mid-instance of the rear housing (510) and accommodating external perimeter side housing (530) of electronic devices aligned at the outward margin boundary. Another formed possibility of this side housing (530) according to one embodiment arises using plastic, metallic, or glass materials, structured around the cover window. The wire-keeping circuit housing space (501), lodged between flexible display module (300) rear and rear housing (510), prominently supplies internal access as perspicuous with intervening structural supports routing maintenance underlying composition on screen forward arrangement on devices platformed leverage. Moreover, an electronic device pursuant to one embodiment could adopt a mid-frame (700), allowing synchronization attained crucially within circuit housing space (501) capacitated; the mid-plate (710) inhabits express beneath the rear fence secured by prolific interfacing. The mid sidewall (730) interacts coactively maintaining robust attachments formed perpendicularly to the side of mid-plate (710) further annexed round-off with a cover window (100) sidewall portion (130). Optionally, side housing (530) leading in certain aspects of the framework can be replaced visibly accruing with the mid-frame (700) through central crafting adjustments. Altogether, a flexible display module (300) along integrated electronic devices as portrayed warrants the articulated operational potential and refinement contributed collectively. Furthermore, references to figures such as diagram 6, which showcases the cross-sectional view delineated by lines III-III' depicted in Figure 4, coalesce tangible aspects harmonized in practice delineation. Another discourse intercepts diagram 7, intended for review in part, showcasing an amalgamation unified endorsement inherent to a shield member rear platform seen embedded within visual analysis depicted in diagrams 3, 4, further extending annotations through diagrams 6 to 8; intrinsic evaluations cement substantive understanding surrounding the shield member (350), hosting shield section (351) alongside impact buffering section (355) dispositioned central to provision mechanisms enabling. The shield section (351) meticulously blanketing the display driving circuit unit (330) corroboratively interacts with the thermally conductive heat dissipation mechanism (320) appropriately juxtaposed, thus underscoring impact buffering segment arched towards dynamic synergy dispositioned shielding gesture shading optimal investigative engagement.	1
1020180161386	도 5는 본 발명의 실시예에 따른 유기발광다이오드소자의 개략적인 단면도이다.	FIG. 5 is a schematic cross-sectional view of an organic light-emitting diode device according to an embodiment of the present invention.	1
1020150141569	이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 외부 보상 동작은 영상 표시 동작 중의 수직 블랭크 구간에서 수행되거나, 영상 표시가 시작되기 전의 파워 온 파워 온 시퀀스 기간은 장치를 구동하기 위한 전원이 턴온 된 후부터 영상이 표시될 때까지의 구간을 의미한다. 이러한 외부 보상 동작을 수행하는 외부 보상 방식은 구동 트랜지스터를 소스 팔로워(Source Follower) 방식으 외부 보상 방식은 구동 트랜지스터의 문턱전압 편차를 보상하기 위해, 구동 트랜지스터의 소오스노드 전위가 세 이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레 도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부 영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어 스캔 구동부(160)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출 표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(160)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응 도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공 도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)(또는 레퍼런스라인)이 포함 스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2 센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 공개특허 10-2018-0058281 이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐 도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동 제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 센싱라인 제3서브 픽셀(SPn3)의 좌측에는 센싱라인(VREF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인 제1서브 픽셀(SPn1)은 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2 제3서브 픽셀(SPn3)은 좌측에 위치하는 센싱라인(VREF), 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 센 이 밖에, 제1전원라인(EVDD), 센싱라인(VREF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 도 6에 도시된 바와 같이, 데이터 구동부(140)에는 서브 픽셀(SP)에 데이터 신호를 출력하는 제1회로부(140a)와 제1회로부(140a)는 디지털 데이터신호를 아날로그 데이터신호(Vdata)로 변환하여 출력할 수 있는 디지털 아날로 제2회로부(140b)는 전압출력회로(SW1), 샘플링회로(SW2) 및 아날로그 디지털 변환회로(143, ADC) 등을 전압출력회로(SW1)는 전압원(VREFF)에 의해 생성된 제1레퍼런스 전압과 제2레퍼런스 전압을 제1센싱라인(VREF 제1레퍼런스 전압과 제2레퍼런스 전압은 유사 또는 동일한 전압으로 설정될 수 있다. 제1레퍼런스 전압은 표시 샘플링회로(SW2)는 제1센싱라인(VREF1)을 통해 서브 픽셀(SP)을 센싱하는 역할을 한다. 샘플링회로(SW2)는 샘플 아날로그 디지털 변환회로(143)는 샘플링회로(SW2)로부터 센싱값을 전달받고 아날로그 형태의 전압값을 디지털 보상 구동부(180)는 데이터 구동부(140a, 140b)의 제2회로부(140b)로부터 전달된 디지털 형태의 센싱값에 기초 판단부(185)는 센싱값에 기초하여 외부 보상의 유무나 외부 보상이 필요한 서브 픽셀의 위치 등을 판단한다. 보 타이밍 제어부(120)는 보상값 생성부(187)로부터 제공된 보상값(SEN)에 기초하여 데이터신호 등을 보상한다. 타 도 6 및 도 7에 도시된 바와 같이, 보상 구동부(180)는 타이밍 제어부(120)의 외부에 포함되거나 내부에 포함될 도 8은 기생 커패시터가 형성되는 부분을 보여주기 위한 도면이고, 도 9는 기생 커패시터에 따른 화질 문제를 공개특허 10-2018-0058281 도 8 내지 도 11에 도시된 바와 같이, 외부 보상 방식은 제1센싱라인(VREF1)에 특정 전압을 충전하고 제1센싱라 그런데 표시 패널(150)의 내부 구조상 제1센싱라인(VREF1)에는 라인 커패시터(Cref1)뿐만 아니라 기생 커패시터 제1데이터라인(DL1)을 통해 전달되는 데이터전압(Vdata)이 변하게 되면, 기생 커패시터(Cpara)와의 커플링(Cap 이 때문에, 표시 패널(150)의 바탕화면(B/G)에 어두운색(예: 검정색)과 더불어 사각형 형상으로 이루어진 백색 도 10의 (a)와 같이, 사각형 형상으로 이루어진 백색의 피크 패턴(Peak PTN)을 표시하기 위한 데이터 전압 예컨대, "B"의 경계선에서 제1레퍼런스 전압(Vref)은 데이터 전압(Vdata)의 증가에 대응하여 따라 올라간다. 하 도 10의 (b)와 같이, 기생 커패시터(Cpara)의 커플링(Cap Coupling) 현상이 발생하면 "B"의 경계선과 "A"의 경 제1센싱라인(VREF1)에 걸리는 제1레퍼런스 전압의 편차(ΔVref)를 정리하면 도 11에 도시된 바와 같이, △Vref 기생 커패시터(Cpara)의 커플링(Cap Coupling) 현상에 따른 문제는 표시 패널이 고해상도로 갈수록 증가하게 된 <제1실시예> 도 12는 본 발명의 제1실시예에 따른 보상 개념을 설명하기 위한 서브 픽셀의 상세 회로 구성 예시도이고, 도 도 12 내지 도 14에 도시된 바와 같이, 본 발명의 제1실시예는 별도의 보상 커패시터(Cref2)와 제어 스위치 제어 스위치(CSW)는 제1센싱라인(VREF1)에 제1전극이 연결되고 보상 커패시터(Cref2)의 일단에 제2전극이 연결 표시 패널에 영상이 표시되는 노말(Normal) 구동(또는 영상 표시 동작) 시, 보상 커패시터(Cref2)는 제2전원라 제어 스위치(CSW)는 스위치 제어라인(SCSW)을 통해 인가된 스위치 제어신호(scsw)에 대응하여 턴온(ON) 또는 턴 표시 패널이 노말(Normal) 구동을 할 때, 제어 스위치(CSW)는 로직하이(H)의 스위치 제어신호(scsw)에 대응하여 그러나 표시 패널이 센싱(Sensing) 구동을 할 때, 제어 스위치(CSW)는 로직로우(L)의 스위치 제어신호(scsw)에 기생 커패시터 보상 회로부 적용에 따라 제1센싱라인(VREF1)에 걸리는 제1레퍼런스 전압의 편차(ΔVref)를 정리 위의 설명을 통해 알 수 있듯이, 본 발명의 제1실시예는 표시 패널의 노말 구동 시, 모든 센싱라인의 라인 커패 도 15 및 도 16에 도시된 바와 같이, 본 발명의 제1실시예에 따르면 보상 커패시터(Cref2)와 제어 스위치(CSW) 보상 커패시터(Cref2)와 제어 스위치(CSW)를 포함하는 기생 커패시터 보상 회로부는 표시 패널(150)의 제1측 비 도 16의 (a) 및 (b)를 통해 알 수 있듯이, 본 발명의 제1실시예는 표시 패널의 구동 모드에 따라 센싱라인들 상 이 때문에, 표시 패널(150)의 바탕화면(B/G)에 어두운색(예: 검정색)과 더불어 사각형 형상으로 이루어진 백색 그러므로, "B"의 경계선에서 제1레퍼런스 전압(Vref)이 데이터 전압(Vdata)의 증가에 대응하여 따라 올라가는 이하, 본 발명의 제1실시예의 변형예들에 대해 설명한다. <제2실시예> 도 17은 본 발명의 제2실시예에 따른 기생 커패시터 보상 회로부가 구현된 데이터 구동부를 보여주는 도면이다. 도 17에 도시된 바와 같이, 본 발명의 제2실시예에 따르면 보상 커패시터(Cref2)와 제어 스위치(CSW)를 포함하 -11-기생 커패시터 보상 회로부는 제1센싱라인(VREF1)의 라인 커패시터(Cref1)를 증가시키기 위해 배치되므로 샘플 제어 스위치(CSW)는 제1센싱채널(CH1)에 제1전극이 연결되고 보상 커패시터(Cref2)의 일단에 제2전극이 연결되 표시 패널(150)에 영상이 표시되는 노말(Normal) 구동(또는 영상 표시 동작) 시, 보상 커패시터(Cref2)는 그라 제어 스위치(CSW)는 스위치 제어라인(SCSW)을 통해 인가된 스위치 제어신호에 대응하여 턴온 또는 턴오프 동작 <제3실시예> 도 18은 본 발명의 제3실시예에 따른 기생 커패시터 보상 회로부가 구현된 서브 픽셀을 보여주는 도면이고, 도 도 18에 도시된 바와 같이, 본 발명의 제3실시예에 따르면 보상 커패시터(Cref2)와 제어 스위치(CSW)를 포함하 기생 커패시터 보상 회로부는 제1센싱라인(VREF1)의 라인 커패시터(Cref1)를 증가시키기 위해 배치된다. 보상 표시 패널에 영상이 표시되는 노말(Normal) 구동(또는 영상 표시 동작) 시, 보상 커패시터(Cref2)는 제1전원라 제어 스위치(CSW)는 스위치 제어라인(SCSW)을 통해 인가된 스위치 제어신호에 대응하여 턴온 또는 턴오프 동작 도 19에 도시된 바와 같이, 제1센싱라인(VREF1)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀 예컨대, 보상 커패시터(Cref2)와 제어 스위치(CSW)를 포함하는 기생 커패시터 보상 회로부는 개구율 저하로 인 이상 본 발명은 외부 보상 방식으로 표시장치 구현시 기생 커패시터에 의한 커플링 수준을 낮추어 영상 표현 시 -12-이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속 120: 타이밍 제어부 130: 데이터 구동부도 12는 본 발명의 제1실시예에 따른 보상 개념을 설명하기 위한 서브 픽셀의 상세 회로 구성 예시도.	Hereinafter, a detailed description of the embodiments of the present invention will be given with reference to the accompanying drawings. The display device according to the present invention, applicable to televisions, video players, personal computers (PCs), home theaters, smartphones, etc., executes an external compensation operation during the vertical blank period within the video display operation or during the power-on sequence period before the video display begins, defined as the interval from when the power for activating the device is switched on until the video is displayed. The external compensation method executing such an operation employs a source follower configuration for the drive transistors, compensating for threshold voltage deviations of the drive transistors by adjusting the potential at the source node. As explained below, the thin-film transistors, except for the gate electrode, comprise source and drain electrodes according to type. FIG. 1 is a schematic block diagram of an organic light-emitting display device, FIG. 2 is a schematic circuit diagram of a sub-pixel, and FIG. 3 illustrates that the organic light-emitting display device includes a video processing unit (110), a timing control unit (120), and a data driving unit. The video processing unit (110) outputs data signals (DATA), including data enable signals (DE), supplied externally. The timing control unit (120) responds to data enable signals (DE) or vertical and horizontal sync signals from the video processing unit (110). The data driving unit (130) responds to data timing control signals (DDC) supplied by the timing control unit (120) to control timing, while the scan driving unit (160) outputs scan signals in response to the gate timing control signals (GDC) supplied by the timing control unit (120). The display panel (150) corresponds to data signals (DATA) and scan signals supplied from the data driving unit (130) and the scan driving unit (160). As shown in FIG. 2, a sub-pixel includes a switching transistor (SW), a driving transistor (DR), and a capacitor (Cst). The switching transistor (SW) responds to scan signals supplied via the first scan line (GL1) to supply charge via the first data line (DL1). As illustrated in FIG. 3, the compensation circuit (CC) includes a sensing transistor (ST) and a sensing line (VREF) or reference line. The switching transistor (SW) connects a first electrode to the first data line (DL1) and a second electrode to the gate of the driving transistor (DR). The sensing line (VREF) can be connected to the data driving unit, suitable for real-time or non-display period operations, as shown in public patent 10-2018-0058281. Based on sensing results, compensations may apply to digital data signals, analog data signals, or gamma modifications. The light blocking layer (LS) can be positioned only beneath the channel region of the drive transistor (DR) or extend beyond that region as shown in FIG. 4. FIGS. 4 and 5 depict the display area (AA) of a first substrate (or thin-film transistor substrate) (150a), which includes an emissive area (EMA) and a circuit area (DRA). First to fourth sub-pixels (SPn1 to SPn4) contain switching and driving transistors within the circuit area (DRA). The first power line (EVDD) might be located to the left of the first sub-pixel (SPn1), and a sensing line could be on the right of the second sub-pixel (SPn2). The sensing line (VREF) might sit to the left of the third sub-pixel (SPn3), and the first power line could be to the right of the fourth sub-pixel (SPn4). The wiring, including the first power line (EVDD) and the sensing line (VREF), and electrodes constituting the thin-film transistors are part of an integrated structure. As shown in FIG. 6, the data driving unit (140) comprises a first circuit part (140a) outputting data signals to sub-pixels (SP) and potentially converting digital data signals into analog data signals (Vdata). The second circuit part (140b) includes a voltage output circuit (SW1), sample circuits (SW2), and an analog-to-digital converter (143, ADC). The voltage output circuit (SW1) generates first and second reference voltages via a voltage source (VREFF) and supplies these to the first sensing line (VREF1). The reference voltage values may be set identically. The sample circuit (SW2) senses the sub-pixels (SP) using the first sensing line (VREF1) and conveys the analog voltage readings in digital form via an analog-to-digital converter. The compensation driving unit (180) bases its operations on digital sensing values conveyed from the second circuit part (140b) of the data driving unit. The determination unit (185) judges the necessity and positioning of external compensation for sub-pixels based on sensed values, while the timing control unit (120) compensates data signals utilizing compensation values (SEN) provided by the compensation value generation unit (187). FIGS. 6 and 7 illustrate that the compensation driving unit (180) could be situated outside or inside the timing control unit (120). FIG. 8 exemplifies portions where a parasitic capacitor forms, and FIG. 9 addresses image quality concerns related to the parasitic capacitance, referencing public patent 10-2018-0058281. As illustrated in FIGS. 8 through 11, the external compensation involves charging specific voltages onto the first sensing line (VREF1), acknowledging that based on the internal design of the display panel (150), a line capacitor (Cref1) exists alongside parasitic capacitors. Adjustments in the data voltage (Vdata) transmitted via the first data line (DL1) result in couplings with parasitic capacitors (Cpara), influencing displayed patterns such as dark backgrounds (e.g., black) intersected by white rectangles. For instance, as shown in FIG. 10(a), data voltages increase to bring out a white rectangular peak pattern (Peak PTN), with the first reference voltage (Vref) ascending with data voltage (Vdata) increments at the "B" boundary, while FIG. 10(b) portrays parasitic capacitive coupling effects, reinforcing the issue at the "B" boundary neighboring "A." Discrepancies ?Vref in the first reference voltage across the first sensing line (VREF1) are succinctly illustrated in FIG. 11, magnifying as panel resolution heightens. <First Embodiment> FIG. 12 shows a detailed circuit configuration for a sub-pixel, explaining the compensation concept under the first embodiment of the present invention. As depicted in FIGS. 12 to 14, the first embodiment of the present invention incorporates a separate compensation capacitor (Cref2) and a control switch. The control switch (CSW) connects a first electrode to the first sensing line (VREF1) and a second electrode to one end of the compensation capacitor (Cref2). During normal operation (Normal) or video display operation when the panel exhibits images, the compensation capacitor (Cref2) connects to a second power line, and the control switch (CSW) toggles state?봳urning on (ON) or off (OFF)?봱esponsive to switch control signals (scsw) applied via the switch control line (SCSW). During standard panel operation, the control switch (CSW) turns on corresponding to a logic high (H) switch control signal (scsw), whereas during sensing operation, it responds to a logic low (L) signal. Through application of parasitic capacitor compensation circuits, as described, adjustments are made to minimize the reference voltage deviation ?Vref experienced along the first sensing line (VREF1) during fluctuations induced by the line capacitors of all sensing lines. As further clarified in FIGS. 15 and 16, the integration of compensation capacitors (Cref2) and control switches (CSW) effectively compensates for parasitic capacitive effects and is positioned on a primary side of the display panel (150). As exposed in FIGS. 16(a) and (b), it becomes evident that the embodiment anticipates mode-dependent sensing line operations, maintaining contrast integrity on panel backgrounds encompassing both dark shades and rectangular white accents. Configurationally, at the "B" boundary, the first reference voltage (Vref) adapts upwardly alongside data voltage (Vdata) increases. Subsequently, modification examples related to the first embodiment of this invention are provided. <Second Embodiment> FIG. 17 illustrates a data driver incorporating the parasitic capacitor compensation circuit according to the second embodiment of the present invention. Depicted in FIG. 17, this embodiment employs both compensation capacitor (Cref2) and control switch (CSW), strategically inflating line capacitor (Cref1) of the first sensing line (VREF1). The control switch (CSW) is linked via its first electrode to a primary sensing channel (CH1) and via its second electrode to one terminal of the compensation capacitor (Cref2). During normal operations (or video displaying), the compensation capacitor (Cref2) interfaces ground, and the control switch (CSW) state transitions are governed via control signals conveyed over the switch control line (SCSW). <Third Embodiment> FIG. 18 displays a sub-pixel equipped with a parasitic capacitor compensation circuit under the third embodiment of the invention. As portrayed in FIG. 18, this third embodiment employs a compensation capacitor (Cref2) and controls switch (CSW) to augment the line capacitor (Cref1) on the first sensing line (VREF1). During video display operations on the panel, the compensation capacitor (Cref2) links with the first power line, while the control switch (CSW) reacts to switch control signals through its assigned control line (SCSW), toggling operational states. As FIG. 19 illustrates, various sub-pixels?봱ed, white, and blue?봞lign with the first sensing line (VREF1), and implementation of the parasitic compensation circuit, including the compensation capacitor (Cref2) and control switch (CSW), addresses open-area diminution caused by parasitic effects. Thus, the present invention effectively minimizes coupling levels induced by parasitic capacitors during external compensation operation in display devices, promoting refined image portrayals even as illustrated circuitry deviates across various embodiments, as shown in the accompanying drawings.	1
1020160156866	본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실 본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적 이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 등록특허 10-2734911 -7-표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위한 복수의 서브 화소(SP) 및 비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다 도 1에서는 비표시 영역(NA)이 표시 영역(AA)을 둘러싸는 것으로 도시되어 있으나, 비표시 영역(NA)은 표시 영 기판(110)의 표시 영역(AA)에 복수의 서브 화소(SP)가 배치된다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다. 도 2는 도 1의 II-II'에 따른 단면도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기 기판(110) 상에 트랜지스터(TFT)가 배치된다. 트랜지스터(TFT)는 데이터 전압을 복수의 서브 화소(SP)로 전달한 트랜지스터(TFT)는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함한다. 기판(110) 상에 액티브층이 배치될 수 있다. 액티브층은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등을 트랜지스터(TFT)의 구조에 따라, 액티브층의 상부 또는 하부에 게이트 전극이 배치될 수 있다. 게이트 전극은 액티브층과 게이트 전극 사이에 게이트 절연층이 배치될 수 있다. 게이트 절연층은 게이트 전극과 액티브층을 액티브층과 전기적으로 연결되고, 서로 이격된 소스 전극 및 드레인 전극이 배치될 수 있다. 소스 전극 및 드레 트랜지스터(TFT)의 구조에 따라, 게이트 전극과 소스 전극 및 드레인 전극을 절연시키기 위해, 게이트 전극과 트랜지스터(TFT) 상에 평탄화층(111)이 배치된다. 평탄화층(111)은 기판(110)의 일부 영역의 상부를 평탄화시킨 평탄화층(111)은 단층 또는 복층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 예를 들어, 평탄화층 평탄화층(111) 상에 발광 소자(120)가 배치된다. 발광 소자(120)는 광을 발광하는 자발광 소자로, 트랜지스터 애노드(121)는 평탄화층(111) 상에서 각각의 서브 화소(SP) 별로 분리되어 배치된다. 애노드(121)는 평탄화층 등록특허 10-2734911 애노드(121) 및 평탄화층(111) 상에 뱅크(112)가 배치된다. 뱅크(112)는 서로 인접한 서브 화소(SP)를 구분하기 애노드(121) 상에 발광층(122)이 배치된다. 발광층(122)은 하나의 발광층(122)으로 구성될 수도 있고, 서로 다 발광층(122) 상에 캐소드(123)가 배치된다. 캐소드(123)는 발광층(122)에 전자를 공급할 수 있는 도전성 물질로 표시 영역(AA)은 복수의 발광 영역(EA) 및 복수의 발광 영역(EA) 사이의 비발광 영역(NEA)일 수 있다. 복수의 발광 소자(120) 각각이 배치된 영역은 복수의 발광 영역(EA)일 수 있다. 복수의 발광 영역(EA) 각각은 복수의 발광 소자(120)가 배치되지 않은 영역은 비발광 영역(NEA)일 수 있다. 비발광 영역(NEA)은 복수의 발광 비표시 영역(NA)에 댐(130)이 배치된다. 예를 들면, 비표시 영역(NA)에서 기판(110) 상에 댐(130)이 배치된다. 비표시 영역(NA)에 패드부(140)가 배치된다. 패드부(140)는 댐(130)의 외측에 배치될 수 있다. 패드부(140)를 발광 소자(120) 상에 봉지부(150)가 배치된다. 봉지부(150)는 발광 소자(120)를 외부의 수분, 산소, 충격 등으 제1 무기 봉지층(151)은 표시 영역(AA)을 밀봉하여 표시 영역(AA)으로 침투하는 산소 및 수분으로부터 발광 소 제1 무기 봉지층(151) 상에 유기 봉지층(152)이 배치된다. 유기 봉지층(152)은 제1 무기 봉지층(151) 상부를 평 유기 봉지층(152) 상에 제2 무기 봉지층(153)이 배치된다. 제2 무기 봉지층(153)은 표시 장치(100)의 외곽부에 제1 무기 봉지층(151) 및 제2 무기 봉지층(153)의 굴절률은 유기 봉지층(152)의 굴절률보다 클 수 있다. 예를 도 2에서는 봉지부(150)가 제1 무기 봉지층(151), 유기 봉지층(152) 및 제2 무기 봉지층(153)을 포함하는 것으 봉지부(150) 상에 터치부(160)가 배치된다. 터치부(160)는 발광 소자(120)를 포함하는 표시 영역(AA)에 배치되 봉지부(150) 상에 터치부(160)의 제1 무기 절연층(161)이 배치된다. 제1 무기 절연층(161)은 봉지부(150)의 제2 제1 무기 절연층(161) 상에 터치 라인(164)이 배치된다. 터치 라인(164)은 제1 무기 절연층(161) 상에서, 비발 터치 라인(164) 및 제1 무기 절연층(161) 상에 제2 무기 절연층(162)이 배치된다. 제2 무기 절연층(162)은 인접 터치 라인(164) 및 제2 무기 절연층(162) 상에 터치 전극(165)이 배치된다. 터치 전극(165)은 행 방향 및 열 방 -10-표시 영역(AA)의 최외곽에 배치된 터치 전극(165)은 비표시 영역(NA)의 패드부(140)에까지 연장되어, 패드부 터치 전극(165) 및 제2 무기 절연층(162) 상에 유기 절연층(163)이 배치된다. 유기 절연층(163)은 터치 전극 제2 무기 봉지층(153), 제1 무기 절연층(161) 및 제2 무기 절연층(162) 중 적어도 하나의 굴절률은 유기 절연층 다음으로, 발광 소자(120)로부터 발광된 광이 고굴절률의 제2 무기 절연층(162)에서 저굴절률의 유기 절연층 또한, 발광 소자(120)로부터 발광된 광이 고굴절률의 제2 무기 절연층(162)에서 저굴절률의 유기 절연층(163)으 따라서, 발광 소자(120)로부터 발광된 광은 제2 무기 절연층(162)과 유기 절연층(163)의 계면에서 초기의 입사 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제2 무기 절연층(162)에 복수의 광추출 패턴(170)이 터치 라인(164)과 발광 영역(EA) 사이에 복수의 광추출 패턴(170)이 배치된다. 복수의 광추출 패턴(170)은 굴절 복수의 광추출 패턴(170)은 터치부(160)에 형성된 홈일 수 있다. 예를 들면, 복수의 광추출 패턴(170)은 비발광 등록특허 10-2734911 터치부(160) 상에 편광판이 더 배치될 수 있다. 편광판은 터치부(160) 상에 배치되어, 표시 장치(100)로 입사하 이하에서는 복수의 광추출 패턴(170)에 대한 보다 상세한 설명을 위해 도 3 및 도 4를 함께 참조한다. 도 3은 도 2의 X 영역에 대한 확대 단면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 도 3을 참조하면, 제2 무기 절연층(162)에 배치된 복수의 광추출 패턴(170)은 제1 면(171) 및 제2 면(172)을 포 제1 면(171) 및 제2 면(172)은 제2 무기 절연층(162)의 측면으로 구성된다. 그리고, 제2 무기 절연층(162)에 형 제1 면(171) 및 제2 면(172)은 경사를 갖도록 배치될 수 있다. 제1 면(171)의 상변은 복수의 발광 영역(EA)에 제2 면(172)의 상변은 터치 라인(164)에 인접하게 배치되고, 제2 면(172)의 하변은 제2 면(172)의 상변보다 발 그리고, 제1 경사각(θ171)을 갖는 제1 면(171)에서의 제2 무기 절연층(162)과 유기 절연층(163)의 계면은 제1 제1 면(171)과 제2 면(172) 각각이 제1 경사각(θ171) 및 제2 경사각(θ172)을 가짐에 따라, 복수의 광추출 패턴 또한, 비발광 영역(NEA)으로 진행하고 큰 입사각을 갖는 광 중 적어도 일부는 광추출 패턴(170)에서 직진할 수 이하에서는, 도 3에 도시된 바와 같이, 광추출 패턴(170)이 배치된 경우에서, 발광 소자(120)로부터 발광된 광 먼저, 도 3에 도시된 것과 달리, 제2 무기 절연층(162)에 광추출 패턴(170)이 배치되지 않는 경우라면, 제2 무 또한, C'광(Lc')의 경우, 제2 무기 절연층(162)과 유기 절연층(163) 간의 평행한 계면에 큰 입사각으로 입사하 따라서, 비발광 영역(NEA)으로 향하는 광 중 일부, 예를 들어 A'광(La') 및 B'광(Lb')은 광추출 패턴(170)이 배 반면, 도 3에 도시된 바와 같이, 제2 무기 절연층(162)에 광추출 패턴(170)이 배치되고, 광추출 패턴(170)에서 또한, C광(Lc)도 A광(La) 및 B광(Lb)과 마찬가지로, 제1 면(171)에서의 제2 무기 절연층(162)과 유기 절연층 따라서, 비발광 영역(NEA)으로 향하는 광 중 일부, 예를 들어, A광(La) 및 B광(Lb)은 광추출 패턴(170)에서의 등록특허 10-2734911 본 발명의 광추출 패턴(170)에 따른 효과에 대하여 도 5a 및 도 5b를 참조하여 상세히 후술하기로 한다. 제1 면(171)의 길이는 제2 면(172)의 길이보다 길 수 있다. 예를 들면, 제1 면(171)의 상변에서 하변까지의 길 제2 면(172)을 수직하게 배치하여, 제1 면(171)의 길이를 최대한으로 형성할 수도 있다. 예를 들면, 제2 경사각 도 3에서는 광추출 패턴(170)의 제1 면(171) 및 제2 면(172)이 평면인 것으로 도시되어 있으나, 제1 면(171) 및 비발광 영역(NEA)은 복수의 발광 영역(EA)을 둘러싸는 메쉬 형태로 이루어지므로, 비발광 영역(NEA)을 따라 배 본 발명의 일 실시예에 따른 표시 장치(100)는 비발광 영역(NEA)에서 고굴절률의 제2 무기 절연층(162)에 복수 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 비발광 영역(NEA)에 발광 영역(EA)을 둘러싸는 형태의 본 발명의 일 실시예에 따른 표시 장치(100)는 봉지부(150) 상의 터치부(160)에 광추출 패턴(170)을 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 복수의 광추출 패턴(170)에 따른 효과에 대한 보다 도 5a는 비교예에 따른 표시 장치에서의 광의 진행 경로를 시뮬레이션한 것이다. 도 5b는 실시예에 따른 표시 도 5a를 참조하면, 비교예에 따른 표시 장치(10)는 제2 무기 절연층(62)에 복수의 광추출 패턴(170)이 배치되지 -15-제1 광(L1) 내지 제5 광(L5)은 제2 무기 절연층(62)과 유기 절연층(63) 사이의 계면을 통과하며 굴절된다. 예를 다음으로, 입사각이 27도인 제2 광(L2), 입사각이 14도인 제3 광(L3), 입사각이 11도인 제4 광(L4)은 고굴절률 입사각이 0도인 제5 광(L5)은 고굴절률의 제2 무기 절연층(62)에서 저굴절률의 유기 절연층(63)으로 향할 때, 입사각이 크면 클수록 굴절각 또한 커질 수 있다. 따라서, 입사각이 가장 큰 제1 광(L1)이 가장 많이 굴절될 수 이어서, 제2 무기 절연층(62) 및 유기 절연층(63) 사이의 계면에서 37도 보다 큰 굴절각으로 굴절된 제1 광(L 다음으로, 제2 광(L2) 내지 제 4광은 제2 무기 절연층(62) 및 유기 절연층(63) 사이의 계면에서 초기의 입사각 다음으로, 제5 광(L5)의 경우, 초기 입사각이 0도이므로, 계속해서 직진하여 기판(110)의 정면 방향으로 추출될 제5 광(L5)과 같이, 발광 소자(120)로부터 발광된 광이 기판(110)의 정면 방향으로 추출되는 경우, 발광 소자 도 5b를 참조하면, 본 발명의 실시예에 따른 표시 장치(100)는 제2 무기 절연층(162)에 복수의 광추출 패턴 제1 광(L1) 내지 제5 광(L5)은 제2 무기 절연층(162)과 유기 절연층(163) 사이의 계면을 통과하며 굴절된다. 예 다음으로, 초기의 진행 각도가 27도인 제2 광(L2)이 27도의 제1 경사각(θ171)을 갖는 제1 면(171)으로 입사하는 초기의 진행 각도가 14도인 제3 광(L3), 11도인 제4 광(L4) 및 0도인 제5 광(L5)이 제1 경사각(θ171)을 갖는 제 따라서, 기판(110)의 상면을 기준으로 광의 초기 진행 각도가 제1 면(171)의 제1 경사각(θ171)보다 큰 광, 예를 다음으로, 기판(110)의 상면을 기준으로 광의 초기 진행 각도가 제1 면(171)의 제1 경사각(θ171)과 동일한 광, 마지막으로, 기판(110)의 상면을 기준으로 광의 초기 진행 각도가 제1 면(171)의 제1 경사각(θ171)보다 작은 따라서, 비교예에 따른 표시 장치(10)는 발광 소자(120)로부터 발광된 광 중에서 비발광 영역(NEA)으로 진행하 그러나, 본 발명의 실시예에 따른 표시 장치(100)는 발광 소자(120)로부터 발광된 광 중에서 일부의 광이 비발 도 6은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 6에 도시된 표시 장치(600)는 도 1 내지 도 도 6을 참조하면, 광추출 패턴(670)은 비발광 영역(NEA)에서 제2 무기 절연층(162) 및 제1 무기 절연층(161)에 광추출 패턴(670)은 제1 면(671) 및 제2 면(672)을 포함한다. 제1 면(671)은 비발광 영역(NEA)에서 발광 영역 광추출 패턴(670)의 제1 면(671) 및 제2 면(672) 각각은 제2 무기 절연층(162)의 측면 및 제1 무기 절연층(16 제1 면(671)의 상변은 제2 무기 절연층(162)의 상면에서 발광 영역(EA)에 인접하게 배치되고, 제1 면(671)의 하 발광 소자(120)로부터 발광된 광이 고굴절률의 제1 무기 절연층(161) 및 제2 무기 절연층(162)에서 저굴절률의 그리고, 제1 면(671) 및 제2 면(672) 각각이 경사를 가지므로, 복수의 광추출 패턴(670)의 제1 면(671) 및 제2 본 발명의 다른 실시예에 따른 표시 장치(600)는 비발광 영역(NEA)에서 제2 무기 절연층(162) 및 제1 무기 절연 본 발명의 다른 실시예에 따른 표시 장치(600)는 터치부(160)에 광추출 패턴(670)을 배치하므로, 봉지부(150)의 도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 7에 도시된 표시 장치(700)는 도 1 내지 -18-도 7을 참조하면, 광추출 패턴(770)은 비발광 영역(NEA)에서 제2 무기 절연층(162), 제1 무기 절연층(161) 및 광추출 패턴(770)은 제1 면(771) 및 제2 면(772)을 포함한다. 제1 면(771)은 비발광 영역(NEA)에서 발광 영역 광추출 패턴(770)의 제1 면(771) 및 제2 면(772) 각각은 제2 무기 절연층(162)의 측면, 제1 무기 절연층(161)의 제1 면(771)의 상변은 제2 무기 절연층(162)의 상면에서 발광 영역(EA)에 인접하게 배치되고, 제1 면(771)의 하 발광 소자(120)로부터 발광된 광이 고굴절률의 제2 무기 봉지층(153), 제1 무기 절연층(161) 및 제2 무기 절연 그리고, 제1 면(771) 및 제2 면(772) 각각이 경사를 가지므로, 복수의 광추출 패턴(770)의 제1 면(771) 및 제2 본 발명의 또 다른 실시예에 따른 표시 장치(700)는 비발광 영역(NEA)에서 터치부(160)의 제2 무기 절연층(162) 본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다. 본 발명의 일 실시예에 따른 표시 장치는, 복수의 발광 영역 및 복수의 발광 영역 사이의 비발광 영역으로 구성 본 발명의 다른 특징에 따르면, 복수의 광추출 패턴 각각은, 비발광 영역에서, 복수의 발광 영역에 인접하게 배 본 발명의 또 다른 특징에 따르면, 제1 면의 상변은 복수의 발광 영역에 인접하게 배치되고, 제1 면의 하변은 본 발명의 또 다른 특징에 따르면, 제1 면의 상변에서 하변까지의 길이는 제2 면의 상변에서 하변까지의 길이보 본 발명의 또 다른 특징에 따르면, 복수의 광추출 패턴은 복수의 발광 영역 각각을 둘러싸는 폐루프 형상일 수 본 발명의 또 다른 특징에 따르면, 제1 면 및 제2 면 각각은 평면 또는 곡면 중 어느 하나일 수 있다. 본 발명의 또 다른 특징에 따르면, 복수의 절연층은, 봉지부 상의 제1 무기 절연층, 제1 무기 절연층 상에 배치 본 발명의 또 다른 특징에 따르면, 복수의 광추출 패턴은 제1 무기 절연층 및 제2 무기 절연층에 배치되고, 제1 본 발명의 또 다른 특징에 따르면, 봉지부는, 제1 무기 절연층 아래에 배치된 무기 봉지층 및 무기 봉지층 아래 본 발명의 또 다른 특징에 따르면, 무기 봉지층, 제1 무기 절연층 및 제2 무기 절연층 중 적어도 하나의 굴절률 본 발명의 다른 실시예에 따른 표시 장치는, 복수의 발광 영역 및 복수의 발광 영역 사이의 비발광 영역을 갖는 본 발명의 다른 특징에 따르면, 터치부는, 비발광 영역에 배치된 터치 라인, 봉지부 상에 배치된 제1 무기 절연 본 발명의 또 다른 특징에 따르면, 복수의 광추출 패턴은 제2 무기 절연층에서 제1 무기 절연층에까지 연장되어 본 발명의 또 다른 특징에 따르면, 봉지부는 제1 무기 절연층에 접하는 무기 봉지층 및 무기 봉지층 하부의 유 본 발명의 또 다른 특징에 따르면, 복수의 광추출 패턴은, 복수의 발광 영역에 가장 인접하게 배치된 제1 면을 본 발명의 또 다른 특징에 따르면, 무기 봉지층, 제1 무기 절연층 및 제2 무기 절연층의 굴절률은 유기 절연층 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실 100, 600, 700: 표시 장치No matching diagram found.	The advantages and features of the present invention, and the methods by which they are achieved, are described in detail with reference to the accompanying drawings and are illustrative of the embodiments of the present invention. The shapes, sizes, ratios, angles, numbers, etc., disclosed in the drawings intended to explain the embodiments of the present invention, should be understood to include tolerance ranges unless explicitly stated otherwise. When it pertains to the explanation of positional relationships, terms such as "on," "upper," "lower," "beside," indicate that one element is positioned directly on or in an intermediary layer relative to another element or layer. Although the terms "first," "second," and so on are used to describe various components, these components are referred to by consistent reference numerals throughout the specification. The areas and thicknesses of each component shown in the figures are depicted for explanatory convenience, and each feature of various embodiments of the present invention can be combined or integrated partially or fully. The technical details will be explained in more detail with reference to the accompanied drawings through the various embodiments of the present invention. Fig. 1 is a plan view of a display device according to one embodiment of the present invention. In Fig. 1, for convenience of explanation, the substrate (110) of the display device (100) acts as a supporting member to support other components of the display device (100), which can be made of an insulating material. The substrate (110) includes display area (AA) and non-display area (NA). The display area (AA) is the area where images are displayed, containing multiple sub-pixels (SP) for image display, while the non-display area (NA), which surrounds the display area (AA), is populated with various elements to drive sub-pixels (SP) situated in the display area (AA). These sub-pixels (SP), each of which emits light, are arranged within the display area (AA) of the substrate (110). For a more detailed explanation about multiple sub-pixels (SP), refer to Fig. 2, which is a cross-sectional view taken along line II-II' of Fig. 1. As seen in Fig. 2, a thin-film transistor (TFT) is placed on the substrate (110) within the display device (100) according to one embodiment of the invention. The transistor (TFT) includes a gate electrode, an active layer, a source electrode, and a drain electrode, wherein the active layer can be placed on the substrate (110) and is made of materials such as oxide semiconductor, amorphous silicon, or polysilicon. The gate electrode might be placed on either the upper or lower part of the active layer depending on the transistor (TFT) structure, with a gate insulating layer interposed between the active layer and the gate electrode, which is electrically connected to spaced-apart source and drain electrodes. To insulate between the gate electrode and the source and drain electrodes, a planarization layer (111) is disposed on the transistor (TFT) structure, which may consist of a single or multiple layers made of organic material. On the planarization layer (111), a light-emitting element (120) is positioned, functioning as a self-emission source whereby an anode (121) is separately placed for each sub-pixel (SP) on the planarization layer (111). A bank (112) is deployed on the anode (121) and the planarization layer (111) to separate adjacent sub-pixels (SP). A light-emitting layer (122) is arranged on the anode (121), with the potential for a cathode (123) to be placed on the light-emitting layer (122) for electron supply which might satisfy either a single or multi-layer configuration with the emitting regions (EA) being surrounded by non-emitting regions (NEA). A dam (130) might be arranged in the non-display area (NA), external to the substrate (110) for instance, where a pad section (140) can be aligned beside the dam (130). Encapsulation units (150) assigned above the light-emitting element (120) protect it from external moisture, oxygen, or shocks, involving the arrangement of a first inorganic encapsulation layer (151) to seal the display area (AA) and defend it against oxygen and moisture. An organic encapsulation layer (152) might be laid on the first inorganic encapsulation layer (151) for planarization, followed by a second inorganic encapsulation layer (153) situated at the outer side of the display device (100) providing a refractive index greater than the organic encapsulation layer (152). Depicted in Fig. 2 is an inclusion of a touch section (160) above the encapsulating units (150), which situate a first inorganic insulating layer (161) on the encapsulating units (150) and attach touch lines (164) along it. In proximity, a second inorganic insulating layer (162) fits next to these touch lines and adjacent touch electrodes (165) are positioned forming an orthogonally directed grid to employ this touch technology. Extending across to the nearest pad section (140) within the non-display area (NA), these touch electrodes maintain coherent alignment across to the boundary components. Each feature associated with these components, for example, light rays emitted from the light-emitting element (120), traverses differing refractive index mediums such as through the high refractive index of the second inorganic insulating layer (162) into the lower refractive index of the organic insulating layer (163) seamlessly extracting light more effectively. Accordingly, the light rays encounter a varied angle of incidence at the interface between high and low refractive index layers accordingly improving luminous efficiency, further emphasizing the impact of configured structures such as multiple light extraction patterns (170) establishing enhanced light transition across the touch region (160) as demonstrated visually in diagrams like Fig. 3, highlighting configuration expansions from X region simulations to relay the practical light dynamics visible in Fig. 4 and diagrammatic elucidations extending throughout the patent illustrations.	1
1020190053506	이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다. -제 1 실시예- 도 2는 본 발명의 제 1 실시예에 따른 평탄화층을 설명하기 위한 개략적인 도면이다. 도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 평탄화층(100)은 오픈-케이지(open-cage) 구조의 실록 상기 실란 덴드리머(120)를 기준으로 상기 오픈-케이지 구조 실록산 화합물(110)은 약 200~400%의 중량비를 가 예를 들어, 상기 오픈-케이지 구조 실록산 화합물(110)은 하기 화학식1로 표시될 수 있는 오픈-케이지 구조의 공개특허 10-2017-0081006 [화학식1] 상기 오픈-케이지 구조 실록산 화합물(110)은 약 5000~20000의 분자량을 가질 수 있다. 본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)을 포함함으로써, 내열 특성이 향상된다. 즉, 내열 특성 확보를 위해서 실록산 화합물이 이용될 수 있는데, 사슬형 실록산 화합물을 이용하는 경우 평탄 한편, 케이지 구조 실록산 화합물과 비교할 때, 오픈-케이지 구조 실록산 화합물(110)은 반응 사이트(reaction 한편, 상기 실란 덴드리머(120)를 하기 화학식2로 표시될 수 있다. (여기서, Me=-CH3) [화학식2] 본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)에 실란 덴드리머(120)가 첨가됨으로써, 평탄 종래 고내열 평탄화층(100)에서 경화 공정에 의한 크랙 발생을 방지하기 위해, 즉 열팽창계수를 낮추기 위해 나 그러나, 실란 덴드리머(120)는 오픈-케이지 구조 실록산 화합물(110)과의 분산성이 좋기 때문에, 본 발명의 평 즉, 상기 평탄화층(100)은 충분한 두께를 갖도록 형성되더라도, 고온 공정에 의한 손상(thermal shock)이 발생 또한, 본 발명의 평탄화층(100)은 낮은 유전율을 갖는다. 따라서, 평탄화층(100)의 배선 또는 전극 사이에서 유 평탄화층의 내열 특성 (1) 실험예(Ex) 실란 덴드리머와, 오픈-케이지 구조 실록산 화합물(실란 덴드리머 기준 200~400 wt%), 용매(실란 덴드리머 기준 (2) 비교예(Ref) 실란 덴드리머를 제외한 평탄화층 조성물을 이용하여 평탄화층을 형성하였다. 실험예(Ex)와 비교예(Ref)의 평탄화층에 대한 TGA(열중량분석, thermogravimetric analysis) 그래프를 도 3에 도 3에 도시된 바와 같이, 본 발명에서와 같이 실란 덴드리머와, 오픈-케이지 구조 실록산 화합물을 포함하는 또한, 아래 표1에서와 같이, 본 발명에서와 같이 실란 덴드리머와, 오픈-케이지 구조 실록산 화합물을 포함하는 다시 말해, 본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)과 실란 덴드리머(120)를 포함하며 -제 2 실시예- 도 4는 본 발명의 제 2 실시예에 따른 표시장치의 개략적인 단면도이다. 도 4에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 표시장치(200)는, 서로 마주하는 어레이 기판(280) 및 상기 어레이 기판(280)은 제 1 기판(210)과, 박막트랜지스터(Tr)와, 공통 전극(240)과, 화소 전극(250)을 포함 -8-예를 들어, 상기 제 1 기판(210)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있다. 도시하지 않았으나, 상기 제 1 기판(210) 상에는 게이트 배선이 제 1 방향을 따라 연장되어 형성되고, 상기 게 상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선에 전기적으로 연결된다. 상기 박막트랜지스터(Tr)는, 상기 게이트 배선에 연결되며 상기 제 1 기판(210) 상에 위치하는 게이트 전극 상기 게이트 전극(212), 상기 소스 전극(222) 및 상기 드레인 전극(224) 각각은 저저항 금속 물질로 상기 반도체층(220)은 산화물 반도체 물질로 이루어질 수 있다. 이와 달리, 상기 반도체층(220)은 비정질 실리 이때, 상기 소스 전극(222)은 상기 데이터 배선에 연결된다. 또한, 상기 게이트 전극(212)과 상기 반도체층 상기 박막트랜지스터(Tr)를 덮는 평탄화층(100)이 제 1 기판(210)의 전면에 형성된다. 도시하지 않았으나, 상기 상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 상기 평탄화층(100) 상에는 표시 영역 전체에 대하여 판 형상(plate shape)을 갖는 공통 전극(240)이 형성된다. 상기 공통 전극(240) 상에는 보호층(242)이 형성되고, 상기 평탄화층(100) 및 보호층(242)에는 상기 드레인 전 상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 상기 보호층(242)은 산화 실리콘 또는 질화 실리콘과 같은 무기절연물질로 이루어질 수 있다. 이때, 상기 보호 상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 즉, 본 발명에서는 고내열 특성을 갖는 오픈-케이지 구조 화합물(110)에 실란 덴드리머(120)가 추가됨으로써, 상기 화소 전극(250)은 상기 보호층(242) 상에 형성되고 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어진다. 상기 화소 전극(250)은 상기 드레인 콘택홀(236)을 통해 상기 드레인 전극(224)에 연결되며, 상기 공통 전극 상기 컬러필터 기판(290)은 제 2 기판(260)과, 상기 제 2 기판(260) 상에 위치하는 블랙 매트릭스(262) 및 컬러 -9-상기 제 2 기판(260)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있고, 상기 블랙 매트릭스(262) 상기 컬러필터층(264)은 각 화소영역에 대응하는 적색, 녹색 및 청색 컬러필터 패턴을 포함할 수 있다. 도시하 한편, 상기 블랙매트릭스(262)와 상기 컬러필터층(264)은 상기 어레이 기판(280)에 형성되거나 생략될 수 있다. 상기 액정층(270)은 상기 어레이 기판(280)과 상기 컬러필터 기판(290) 사이에 위치하며 액정분자(272)를 포함 도시하지 않았으나, 상기 어레이 기판(280)과 상기 액정층(270) 및 상기 컬러필터 기판(290)과 상기 액정층 또한, 상기 제 1 및 제 2 기판(210, 260) 각각의 외측에는 서로 수직한 투과축을 갖는 제 1 및 제 2 편광판이 전술한 바와 같이, 본 발명의 표시장치(200) 및 어레이 기판(280)에서는, 고온 공정에 의해 형성되며 무기절연 즉, 본 발명의 제 2 실시예에 따른 어레이 기판(280) 및 표시장치(200)는 고온 공정에서 손상 없이 저유전 특성 -제 3 실시예- 도 5는 본 발명의 제 3 실시예에 따른 표시장치의 개략적인 단면도이다. 도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 표시장치(300)는, 터치 전극(312, 314)과 산화물 반도 즉, 상기 터치 배선(312, 314)에 의해 사용자의 터치가 감지되며, 상기 발광다이오드(D)는 표시 소자(display 상기 기판(310)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있다. 도시하지 않았으나, 상기 기판 또한, 파워 배선이 상기 게이트 배선 또는 상기 데이터 배선과 평행하게 이격되어 형성되며, 일 프레임(frame) 상기 기판(310) 상에는 제 1 터치 전극(312)과 제 2 터치 전극(314)이 형성된다. 상기 제 1 터치 전극(312)은 제 1 방향을 따라 배열되고, 상기 제 2 터치 전극(314)은 상기 제 1 방향과 다른 상기 제 1 터치 전극(312)과 상기 제 2 터치 전극(314)은 서로 이격되어 위치한다. 예를 들어, 기판(310) 상에 도시하지 않았으나, 제 1 및 제 2 터치 전극(312, 314) 이외에, 제 1 터치 전극(312)에 연결되는 송신 배선 제 1 및 제 2 터치 전극(312, 324)을 덮는 제 1 버퍼층(316)이 기판(310) 상부에 형성된다. 제 1 버퍼층(316) 제 1 버퍼층(316) 상에는 제 1 평탄화층(100)이 형성되어 평탄한 상부면을 제공한다. 상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함 따라서, 제 1 및 제 2 터치 전극(312, 324)이 박막트랜지스터(Tr) 하부에 형성되는 인-셀 타입 표시장치에서, 상기 제 1 평탄화층(100) 상에는 제 2 버퍼층(334)이 형성된다. 상기 버퍼층(334)은 산화 실리콘 또는 질화 실 상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함 즉, 본 발명에서는 고내열 특성을 갖는 오픈-케이지 구조 화합물(110)에 실란 덴드리머(120)가 추가됨으로써, 상기 제 2 버퍼층(334) 상에는 게이트 배선이 제 1 방향을 따라 연장되어 형성되고, 상기 게이트 배선 상부에는 또한, 상기 제 2 버퍼층(334) 상에는 상기 게이트 배선에 연결되는 게이트 전극(322)과, 상기 게이트 전극(322) 상기 게이트 전극(322), 상기 소스 전극(352) 및 상기 드레인 전극(354) 각각은 저저항 금속 물질로 상기 반도체층(340)은 산화물 반도체 물질로 이루어질 수 있다. 이와 달리, 상기 반도체층(340)은 비정질 실리 이때, 상기 소스 전극(352)은 상기 데이터 배선에 연결된다. 또한, 상기 게이트 전극(322)과 상기 반도체층 상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함 상기 구동 박막트랜지스터(Tr)를 덮는 보호층(360)이 기판(310)의 전면에 형성된다. 상기 보호층(360)은 산화실 상기 보호층(360) 상에는 제 2 평탄화층(362)이 형성되어 평탄한 상부면을 제공한다. 상기 제 2 평탄화층(362)은 포토-아크릴 또는 벤조싸이클로부텐과 같은 유기 절연물질로 이루어질 수 있다. 이와 달리, 상기 제 2 평탄화층(362)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 상기 제 2 평탄화층(362) 상에는 상기 제 2 평탄화층(362)과 상기 보호층(360)에 형성된 드레인 콘택홀(364)을 또한, 상기 제 2 평탄화층(362) 상에는 상기 제 1 전극(372)의 가장자리를 덮는 뱅크층(377)이 형성된다. 상기 상기 제 1 전극(372) 상에는 유기 발광층(374)이 형성된다. 상기 유기 발광층(374)은 발광물질로 이루어지는 발 상기 유기 발광층(374)이 형성된 상기 기판(310) 상부로 제 2 전극(376)이 형성된다. 상기 제 2 전극(376)은 표 상기 제 1 전극(372), 상기 유기발광층(374) 및 상기 제 2 전극(376)은 발광다이오드(D)를 이룬다. 도시하지 않았으나, 상기 제 2 전극(376) 상에는 외부 수분이 상기 발광다이오드(D)로 침투하는 것을 방지하기 또한, 상기 인캡슐레이션 필름 상에는 외부광 반사를 줄이기 위한 편광판이 부착될 수 있다. 예를 들어, 상기 전술한 바와 같이, 본 발명의 표시장치(300) 및 어레이 기판(380)에서는, 터치 전극(312, 314)를 덮는 제 1 평 즉, 본 발명의 제 3 실시예에 따른 어레이 기판(380) 및 표시장치(300)는 고온 공정에서 손상 없이 저유전 특성 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특 100, 362: 평탄화층 110: 오픈-케이지 구조 실록산 화합물도 5는 본 발명의 제 3 실시예에 따른 표시장치의 개략적인 단면도이다.	Hereinafter, a preferred embodiment according to the present invention will be described with reference to the drawings. -First Embodiment- Figure 2 is a schematic diagram illustrating a planarization layer according to the first embodiment of the present invention. As shown in Figure 2, a planarization layer (100) according to the first embodiment of the present invention includes an open-cage structure siloxane compound (110) based on a silan dendrimer (120) of an open-cage structure, wherein the open-cage structure siloxane compound (110) is added at a weight ratio of about 200-400%, and, for example, the open-cage structure siloxane compound (110) may be represented by the following Chemical Formula 1 disclosed in Korean Patent No. 10-2017-0081006 [Chemical Formula 1]. The open-cage structure siloxane compound (110) may have a molecular weight of about 5000-20000. By including the open-cage structure siloxane compound (110) in the planarization layer (100), the heat resistance property is improved. Specifically, a siloxane compound can be used to ensure heat resistance, and in the case where a chain-type siloxane compound is used, plane, on the other hand, in comparison with the cage structure siloxane compound, the open-cage structure siloxane compound (110) has a reaction site. On the other hand, the aforementioned silan dendrimer (120) may be represented by the following Chemical Formula 2 (wherein, Me=-CH3) [Chemical Formula 2]. By adding the silan dendrimer (120) to the open-cage structure siloxane compound (110), the planarization layer (100) according to the present invention prevents the occurrence of cracks due to the curing process in conventional high-heat-resistance planarization layers (100), thereby reducing the thermal expansion coefficient. However, because the silan dendrimer (120) has good dispersibility with the open-cage structure siloxane compound (110), even if the planarization layer (100) is formed to have a sufficient thickness, damage due to thermal shock during the high-temperature process can be avoided. Furthermore, the planarization layer (100) has a low dielectric constant, thereby reducing capacitance between wiring or electrodes. Heat resistance characteristic of planarization layer (1) Example (Ex) A mixture of silan dendrimer and open-cage structure siloxane compound (200-400 wt% based on silan dendrimer) with a solvent was prepared. (2) Comparative example (Ref) A planarization layer was formed using a composition excluding the silan dendrimer. Thermogravimetric analysis (TGA) graphs of the planarization layers in Example (Ex) and Comparative example (Ref) are shown in Figure 3. As shown in Figure 3, the planarization layer of the present invention, which includes both the silan dendrimer and the open-cage structure siloxane compound, furthermore, as shown in Table 1 below, the planarization layer of the present invention, which includes both the silan dendrimer and the open-cage structure siloxane compound, In other words, the planarization layer (100) of the present invention contains the open-cage structure siloxane compound (110) and the silan dendrimer (120). -Second Embodiment- Figure 4 is a schematic cross-section of a display device according to the second embodiment of the present invention. As shown in Figure 4, the display device (200) of the first embodiment according to the present invention includes an array substrate (280) that faces each other and said array substrate (280) includes a first substrate (210), a thin-film transistor (Tr), a common electrode (240), and pixel electrodes (250). For example, the first substrate (210) may be a glass substrate or a plastic substrate like polyimide. Although not shown, a gate wire is formed to extend along the first direction on the first substrate (210), the thin-film transistor (Tr) is electrically connected to the gate wire and the data wire. The thin-film transistor (Tr) includes a gate electrode, which is connected to the gate wire and located on the first substrate (210), and the gate electrode (212), the source electrode (222), and the drain electrode (224) are made of low-resistance metal material. The semiconductor layer (220) may be made of an oxide semiconductor material, or alternatively, the semiconductor layer (220) can be made of amorphous silicon. At this time, the source electrode (222) is connected to the data wire, and also, a planarization layer (100) covering the thin-film transistor (Tr) is formed on the entire surface of the first substrate (210). Although not shown, the planarization layer (100) includes an open-cage structure siloxane compound (110) as illustrated in Figure 2 and a silan dendrimer (120). A common electrode (240) having a plate shape is formed on the entire display area on the planarization layer (100). A protective layer (242) is formed on the common electrode (240), and on the planarization layer (100) and the protective layer (242), a drain contact hole (236) formed therein is shown. As the planarization layer (100) includes an open-cage structure siloxane compound (110) as illustrated in Figure 2 and a silan dendrimer (120). The protective layer (242) may be made of inorganic insulating materials like silicon oxide or silicon nitride. The pixel electrode (250) is formed on the protective layer (242) and is made of a transparent conductive material such as ITO or IZO. Displayed without showing, an encapsulation film is formed covering the pixel electrode (250) and preventing moisture from penetrating the light-emitting diode (D). Also, on the encapsulation film, a polarization plate may be attached to reduce external light reflection. As mentioned above, the display device (300) and array substrate (380) of the invention, in which the first planarization layer (100) covering the touch electrode (312, 314) is shown. Consequently, the array substrate (380) and display device (300) according to the third embodiment of the present invention can maintain their properties under high-temperature processes without damage while also having low dielectric characteristics. While the invention has been described concerning its preferred embodiments, it is understood that those skilled in the art could perform the invention in different manners without deviating from the spirit and scope of the invention as defined in the following claims. 100, 362: planarization layer 110: open-cage structure siloxane compound Figure 5 is a schematic cross-section of a display device according to the third embodiment of the present invention.	1
1020150191594	단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 유기발광 표시패널(100)은 대향 기판(110)과 기판(190)을 포함한다. 대향 기판(110)은 박막 트랜지스터 기판일 유기발광 표시패널(100)의 표시영역(DA)에는 게이트 라인들, 데이터 라인들 및 발광영역들이 형성된다. 게이트 게이트 구동부(200)는 디스플레이 드라이버(310)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이 디스플레이 드라이버(310)는 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 디 디스플레이 드라이버(310)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 대향 기판(110)의 크기는 기판(190)의 크기보다 크기 때문에, 대향 기판(110)의 일부는 기판(190)에 의해 덮이 도 2는 도 1의 제1 예에 따른 표시영역의 일부를 보여주는 평면도이다. 도 3은 및 도 4는 도 2의 마이크로 패 도 2를 참조하면, 본 발명의 제1 예에 따른 표시영역(DA)은 발광영역들(RE, GE, BE)과 비발광영역(NEA)을 포함 본 발명의 제1 예에 따른 표시영역(DA)에는 광산란층(180)이 구비된다. 광산란층(180)은 비발광영역(NEA) 및 -6-본 발명의 제1 예는 비발광영역(NEA) 및 발광영역들(RE, GE, BE)에 광산란층(180)이 구비되기 때문에, 광산란층 도 5는 도 2의 I-I'의 일 예를 보여주는 단면도이다. 이는, 도 2에 도시된 유기발광 표시패널의 표시영역(DA) 도 5를 참조하면, 본 발명의 일 예에 따른 유기발광 표시패널(100)은 대향 기판(110), 투명접착층(170) 및 기판 박막 트랜지스터(120)는 반도체층(121), 게이트 절연막(122), 게이트 전극(123), 층간 절연막(124), 소스 전극 대향 기판(110)상에는 반도체층(121)이 형성된다. 대향 기판(110)과 반도체층(121) 사이에는 반도체층(121)을 게이트 절연막(122)은 반도체층(121) 상에 마련된다. 게이트 절연막(122)은 반도체층(121)과 게이트 전극(12 게이트 전극(123)은 게이트 절연막(122) 상에 마련된다. 게이트 전극(123)은 게이트 절연막(122)을 사이에 두 층간 절연막(124)은 게이트 전극(123) 상에 마련된다. 층간 절연막(124)은 게이트 전극(123)을 포함한 표시영 소스 전극(125) 및 드레인 전극(126)은 층간 절연막(124)상에서 서로 이격되어 배치된다. 소스 전극(125) 및 평탄화막(140)은 소스 전극(125) 및 드레인 전극(126) 상에 마련된다. 평탄화막(140)은 뱅크(150)에 의해 구획 유기발광소자(160)는 평탄화막(140)상에 마련된다. 유기발광소자(160)는 애노드 전극(161)들, 유기 발광층 애노드 전극(161)들은 평탄화막(140)상에 마련된다. 애노드 전극(161)들은 평탄화막(140)을 관통하는 콘택홀을 뱅크(150)는 애노드 전극(161)들을 구획한다. 뱅크(150)는 애노드 전극(161)들 각각의 가장자리를 덮도록 형성 봉지막(155)은 캐소드 전극(165) 상에 마련된다. 봉지막(155)은 유기 발광층(163)과 캐소드 전극(165)에 산소 투명접착층(170)은 대향 기판(110)과 기판(190) 사이에 마련된다. 대향 기판(110)과 기판(190)은 투명접착층 복수의 마이크로 패턴(181)들은 다양한 형상을 가지며, 소정의 간격 이격되어 배치될 수 있다. 또한, 하나의 상술한 광산란층(180)은 유기발광소자로부터 입사되는 광을 산란하기 위하여, TiO2(titanium dioxide) 파티클을 추가적으로, 광산란층(180)과 투명접착층(170) 사이에는 기판(190)을 평탄화시키기 위한 오버코팅층이 구비될 종래의 유기발광 표시장치에서는 대향 기판(110)과 기판(190)의 셀 갭과 블랙 매트릭스(BM)의 폭으로 인하여, 도 6은 도 2의 I-I'의 다른 예를 보여주는 단면도이다. 본 발명의 다른 예에 따른 유기발광 표시장치는 복수의 본 발명의 다른 예에 따른 복수의 마이크로 패턴(181)들은 상술한 바와 같이 회절마스크를 사용하여 광산란층 또한, 본 발명의 다른 예는 블랙 매트릭스(BM)와 인접하게 배치된 마이크로 패턴(181b)의 두께가 화소 영역의 공개특허 10-2018-0025535 도 7은 도 1의 제2 예에 따른 표시영역의 일부를 보여주는 평면도이며, 도 8은 도 7의 Ⅱ-Ⅱ'의 일 예를 보여주 도 7 및 도 8을 참조하면, 본 발명의 제2 예에 따른 광산란층(180)은 발광영역들(RE, GE, BE) 및 비발광영역 본 발명의 제2 예는 컬러필터(CF) 상에 광산란층(180)이 구비되고, 블랙 매트릭스(BM)와 인접한 부분에 배치된 100 : 유기발광 표시패널 110 : 대향 기판도 5는 도 2의 I-I'의 일 예를 보여주는 단면도이다.	In the present disclosure, unless explicitly defined otherwise in the context, singular expressions should be understood to include plural expressions, and "an organic light-emitting display panel (100) includes an opposite substrate (110) and a substrate (190). The display area (DA) of the organic light-emitting display panel (100), where the opposite substrate (110) is a thin film transistor substrate, is formed with gate lines, data lines, and light-emitting areas. A gate driver (200) supplies a gate signal to the gate lines in response to a gate control signal from a display driver (310), which receives digital video data and timing signals from an external system board. In response to a source control signal, the display driver (310) converts digital video data into analog data voltages. Because the size of the opposite substrate (110) is larger than the size of the substrate (190), part of the opposite substrate (110) is covered by the substrate (190). Figure 2 is a plan view showing a part of the display area according to a first example of Figure 1. Figures 3 and 4 illustrate micro patterns of Figure 2. Referring to Figure 2, the display area (DA) according to the first example of the present invention includes light-emitting areas (RE, GE, BE) and a non-emitting area (NEA). The display area (DA) of the first example of the present invention is provided with a light scattering layer (180). Since the first example of the present invention includes the light scattering layer (180) in both the non-emitting area (NEA) and the light-emitting areas (RE, GE, BE), the light scattering layer... Figure 5 is a cross-sectional view showing an example of I-I' of Figure 2. Referring to Figure 5, an organic light-emitting display panel (100) according to an example of the present invention includes an opposite substrate (110), a transparent adhesive layer (170), and a substrate. The thin film transistor (120) includes a semiconductor layer (121), a gate insulating layer (122), a gate electrode (123), an interlayer insulating layer (124), and source and drain electrodes (125, 126) spaced apart on the interlayer insulating layer (124). Source electrode (125) and planarization film (140) are provided over the source and drain electrodes. The planarization film (140) is partitioned by a bank (150). An organic light-emitting device (160) is provided on the planarization film (140) and includes anode electrodes (161), an organic light-emitting layer, and cathode electrodes (165) provided with an encapsulation layer (155) for oxygen permeability protection. The transparent adhesive layer (170) is disposed between the opposite substrate (110) and the substrate (190). Multiple micro-patterns (181) with various shapes may be disposed at predetermined intervals. Additionally, the light scattering layer (180) comprises TiO2 (titanium dioxide) particles to scatter incident light from the organic light-emitting device, and an overcoating layer for planarizing substrate (190) is provided between the light scattering layer (180) and the transparent adhesive layer (170). In conventional organic light-emitting display devices, issues arise with cell gap and black matrix (BM) width of the substrates (110) and (190). Figure 6 illustrates another example of I-I' of Figure 2 in cross-section according to another example of the present invention. This alternate configuration includes multiple micro-patterns (181) formed using a diffraction mask as described. Furthermore, in another example of the present invention, the thickness of a micro-pattern (181b) adjacent to the black matrix (BM) influences the pixel area. The disclosed patent 10-2018-0025535 relates to this configuration. Figures 7 and 8 respectively show a plan view and a cross-sectional example according to a second example of the present invention's display area, where light scattering layer (180) is disposed on a color filter (CF) and adjacent to the black matrix (BM)."	1
1020160112307	본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 MOSFET(Metal Oxide Semiconductor Field 이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발 도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 표시패널(10), 드라이버 IC(D- 표시패널(10)에는 다수의 픽셀 라인들(PNL1~PNL4)이 구비되고, 각 픽셀라인에는 다수의 픽셀들(PXL)과 복수의 표시패널(10)의 픽셀들(PXL)은 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성한다. 도 2의 픽셀 표시패널(10)에는 게이트 구동부(15)가 내장될 수 있다. 게이트 구동부(15)는 도 2의 픽셀 어레이에 포함된 제1 게이트라인들(160)과 제2 게이트라인들(170)과 제3 게이 각 픽셀(PXL)에서, 제3 스위치 소자는 생략될 수 있다. 이 경우, 픽셀 어레이에서 제3 게이트라인들(180)은 생 드라이버 IC(D-IC)(20)는 타이밍 제어부(21)와 데이터 구동부(25)를 포함한다. 데이터 구동부(25)는 센싱부(2 공개특허 10-2020-0057528 데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling 게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift 타이밍 제어부(21)는 표시패널(10)의 픽셀 라인들(PNL1~PNL4)에 대한 센싱 구동 타이밍과 디스플레이 구동 타이 센싱 구동시에는 센싱 대상 픽셀 라인에 포함된 픽셀들(PXL)의 발광이 중지된다. 이는 센싱의 정확도를 높이기 구동전압 생성부(23)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog 센싱부(22)는 센싱 구동을 위해, 픽셀들(PXL)의 구동 특성, 예컨대, 구동 소자의 문턱전압과 전자 이동도를 센 센싱부(22)는 복수의 아날로그 센싱값들을 복수개의 ADC(Aanlog-Digital Conveter)들을 이용하여 동시에 병렬 저장 메모리(50)는 센싱 구동시 센싱부(22)로부터 입력되는 디지털 센싱 데이터(SDATA)를 저장한다. 저장 메모 도 3을 참조하면, 데이터 구동부(25)는 데이터라인(140)을 통해 픽셀(PXL)의 제2 노드(구동 소자의 소스전극에 데이터라인(140)은 제1 및 제2 연결 스위치들(SW1,SW2)을 통해 구동전압 생성부(23)와 센싱부(22)에 선택적으로 도 4를 참조하면, 데이터라인(140)을 센싱 라인으로 활용하는 일 픽셀(PXL)은 OLED, 구동 TFT(DT), 제1 및 제2 제1 스위치 TFT(ST1)는 기준전압 라인(150)과 제1 노드(N1) 사이에 접속되어 제1 게이트라인(160)으로부터의 제 제2 스위치 TFT(ST2)는 데이터라인(140)과 제2 노드(N2) 사이에 접속되어 제2 게이트라인(170)으로부터의 제2 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압 한편, 도 4를 참조하면, 본 발명의 실시예에 따른 일 픽셀(PXL)은 제3 스위치 TFT(ST3)를 더 포함할 수 있다. 센싱부(22)는 센싱 구동시 픽셀(PXL)의 구동 TFT(DT)에 흐르는 픽셀 전류를 직접 센싱하는 전류 센싱형으로 구 전류 적분기(CI)는 소정 기간 내에서 데이터라인(140)을 통해 유입되는 픽셀 전류를 적분하여 센싱 결과값들을 데이터 구동부는 데이터라인(140)이 센싱 라인으로 활용될 수 있도록 제1 연결 스위치(SW1)와 제2 연결 스위치 도 6을 참조하면, 본 발명의 센싱 구동은 프로그래밍 기간(Tpg), 차지 펌프 기간(Tcp), 및 센싱 기간(Tsen)을 이에 따라, 프로그래밍 기간(Tpg)에서 센싱용 데이터전압(VSEN)이 제1 연결 스위치(SW1)와 데이터라인(140)과 한편, 차지 펌프 기간(Tcp)에서, 기준전압(VREF)이 제2 스위치 TFT(ST2)를 통해 제2 노드(N2)에도 반영된다. 그 도 6 및 도 9를 참조하면, 차지 펌프 기간(Tcp)에 이은 센싱 기간(Tsen)에서, 제2 연결 스위치(SW2)와 제2 스위 센싱 기간(Tsen)에서, 구동 TFT(DT)에는 픽셀 전류(IPIX)가 흐른다. 이 픽셀 전류(IPIX)는 프로그래밍 기간 전류 적분기(CI)에서는, 오피 앰프(AMP)의 비 반전 입력단자(+)가 기준 전압(VREF)으로 고정하고, 반전 입력단 한편, 제3 스위치 TFT(ST3) 프로그래밍 기간(Tpg)과 차지 펌프 기간(Tcp)에서 게이트 오프 전압의 제3 게이트신 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 공개특허 10-2020-0057528 10: 표시패널 15: 게이트 구동부도 5는 도 3의 데이터 구동부와 도 4의 픽셀 간의 구체적 회로 구성을 보여주는 도면이다.	In this specification, the pixel circuit formed on the substrate of the display panel is an n-type MOSFET (Metal Oxide Semiconductor Field), and with reference to the accompanying drawings, the embodiments of the present specification will be described in detail. In the following embodiments, the display device is an organic light-emitting display according to an embodiment of the present invention, with reference to Figures 1 and 2, which includes a display panel (10) and a driver IC (D-IC). The display panel (10) comprises a plurality of pixel lines (PNL1-PNL4), with each pixel line having multiple pixels (PXL) and the pixels (PXL) of the multiple display panels (10) arranged in a matrix form to constitute a pixel array. The pixel display panel (10) in Figure 2 may include an integrated gate driver (15). The gate driver (15) is connected with the first, second, and third gate lines (160, 170, 180) included in the pixel array of Figure 2. In each pixel (PXL), the third switch element may be omitted, in which case the third gate lines (180) in the pixel array are omitted. The driver IC (D-IC)(20) includes a timing controller (21) and a data driver (25). The data driver (25) includes a sensing unit (22). Patent Publication 10-2020-0057528 describes that the data timing control signal (DDC) includes the source start pulse and source sampling clock, while the gate timing control signal (GDC) includes the gate start pulse and gate shift clock. The timing controller (21) controls the sensing drive timing and display drive timing for the pixel lines (PNL1-PNL4) of the display panel (10). During sensing drive, the luminescence of the pixels (PXL) included in the sensing target pixel line is stopped to enhance sensing accuracy. The drive voltage generator (23) converts digital signals to analog signals using a digital-to-analog converter (DAC). The sensing unit (22) evaluates the driving characteristics of pixels (PXL), such as the threshold voltage and electron mobility of the driving element, for sensing drive. The sensing unit (22) uses multiple analog-to-digital converters (ADC) to convert and store multiple analog sensing values in parallel. The storage memory (50) stores digital sensing data (SDATA) input from the sensing unit (22) during sensing drive. Referring to Figure 3, the data driver (25) connects to the second node of the pixel (PXL) via the data line (140), linked to the source electrode of the driving element through first and second connection switches (SW1, SW2) with the drive voltage generator (23) and sensing unit (22). Referring to Figure 4, a pixel (PXL) utilizing the data line (140) as a sensing line can include OLED, driving TFT (DT), first and second switch TFTs (ST1, ST2). The first switch TFT (ST1) connects between the reference voltage line (150) and the first node (N1) from the first gate line (160), while the second switch TFT (ST2) connects between the data line (140) and the second node (N2) from the second gate line (170). The storage capacitor (Cst) connects between the first node (N1) and second node (N2) providing gate-source voltage for the driving TFT (DT). Additionally, a pixel (PXL) according to an embodiment of the invention may include a third switch TFT (ST3). The sensing unit (22) directly senses the pixel current flowing through the driving TFT (DT) during sensing drive in a current-sensing manner. The current integrator (CI) integrates pixel current flowing through data line (140) over a predetermined period, providing sensing results. The data driver allows data line (140) to be utilized as a sensing line by selectively enabling the first and second connection switches. Referring to Figures 6 and 9, the sensing drive of this invention integrates a programming period (Tpg), charge pump period (Tcp), and sensing period (Tsen). In the programming period (Tpg), sensing data voltage (VSEN) is delivered via the first connection switch (SW1) and data line (140). During the charge pump period (Tcp), the reference voltage (VREF) is applied through the second switch TFT (ST2) to the second node (N2). In the subsequent sensing period (Tsen) following Tcp, the second connection switch (SW2) activates, allowing pixel current (IPIX) to pass through the driving TFT (DT). This pixel current (IPIX) is integrated during the programming period. In the current integrator (CI), the non-inverting input terminal (+) of the operational amplifier (AMP) is fixed with the reference voltage (VREF), and the inverting input terminal is processed thusly. Meanwhile, the third switch TFT (ST3) during programming period (Tpg) and charge pump period (Tcp) is subject to a gate-off voltage for a third gate signal. From the descriptions provided above, those skilled in the field can recognize variations and modifications within the scope of the invention's technical conception without departing from its spirit. Patent Publication 10-2020-0057528 highlights this flexibility.	1
1020180142037	여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구 상기 발광층(720)은 다중층 구조일 수 있다. 예를 들어, 상기 발광층(720)은 제 1 유기층(721)과 제 2 유기층 상기 제 2 박막 트랜지스터(300)는 상기 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 제 2 박막 트랜 상기 제 2 소스 전극(350)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(350)은 알루미늄 각 화소 영역(PA)의 상기 구동 회로(D)와 상기 발광 소자(500) 사이에는 제 1 오버 코트층(160) 및 제 2 오버 상기 분리 영역(SA)에는 분리 소자(911, 912, 913)가 위치할 수 있다. 상기 분리 소자(911, 912, 913)은 상기 상기 분리 소자(911, 912, 913)는 금속 패턴(912m)과 절연 캡(912c)의 적층 구조일 수 있다. 상기 금속 패턴 -10-상기 분리 소자(911, 912, 913)는 다양한 형태를 가질 수 있다. 예를 들어, 상기 분리 소자(911, 912, 913)은 금속 패턴(912m)은 중간 전극(610)과 동일한 물질일 수 있다. 그리고, 금속 패턴(912m)은 중간 전극(610)과 동 상기 댐 영역(DA)에는 댐(921, 922, 923)이 위치할 수 있다. 상기 소자 기판(100)과 상기 댐(921, 922, 923) 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)은 상기 중간 전극(610)과 동시에 형성될 수 있다. 예를 상기 제 1 절연 캡(915) 및 상기 제 2 절연 캡(925)은 상기 제 2 오버 코트층(170)을 이용하여 형성될 수 있다. 상기 제 1 절연 캡(915)은 상기 제 1 예비 패턴(910)을 부분적으로 노출할 수 있다. 상기 제 2 절연 캡(925)은 -11-뱅크 절연막(180) 및 스페이서(800)를 형성하는 단계는 상기 제 1 절연 캡(915) 상에 제 1 상부 캡(917)을 형성 도 9a 및 9b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 1 절연 캡 상기 제 2 예비 패턴(920)의 일부 영역을 제거하는 단계는 상기 제 1 예비 패턴(910)의 일부 영역을 제거하는 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)의 식각 공정에 의해 상기 제 1 절연 캡(915)와 중첩하 상기 분리 소자(911, 912, 193) 및 상기 댐(921, 922, 923)을 형성하는 단계는 상기 제 1 예비 금속 패턴 또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 분리 소자(911, 912, 913)와 댐(921, 도 13a 및 13b는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 나타낸 도면들이다. 도 13a 및 13b를 참조하면, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법에서는 제 1 예비 금속 상기 제 1 예비 금속 패턴(910a)의 형성 공정은 제 2 예비 금속 패턴(920a)의 형성 공정과 동시에 수행될 수 있 결과적으로 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 분리 소자(911, 912, 913)를 100: 소자 기판 200: 제 1 박막 트랜지스터도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 단면을 나타낸 도면이다.	The terms "first," "second," etc., used herein are to describe various components and are not intended to limit the components to a particular order or type. For instance, the emission layer (720) may have a multi-layer structure. For example, the emission layer (720) can include a first organic layer (721) and a second organic layer (722). The second thin-film transistor (300) may generate a driving current corresponding to the data signal. The second source electrode (350) may comprise a conductive material. For instance, the second source electrode (350) may include aluminum. Between the driving circuit (D) of each pixel area (PA) and the emission device (500), there may be a first overcoat layer (160) and a second overcoat layer (170). In the separation area (SA), separation elements (911, 912, 913) may be located. These separation elements (911, 912, 913) may have a stacked structure of a metal pattern (912m) and an insulating cap (912c). The separation elements (911, 912, 913) may have various forms. For instance, they could be designed to include a metal pattern (912m), which may be made of the same material as the intermediate electrode (610). Additionally, the metal pattern (912m) can be formed simultaneously with the intermediate electrode (610). In the dam area (DA), dams (921, 922, 923) may be positioned. The first preliminary pattern (910) and the second preliminary pattern (920) may be formed simultaneously with the intermediate electrode (610). For instance, the first insulating cap (915) and the second insulating cap (925) can be formed using the second overcoat layer (170). The first insulating cap (915) may partially expose the first preliminary pattern (910), while the second insulating cap (925) may expose parts of the second preliminary pattern (920).rring to FIGS. 1 to 3, an electroluminescent display device according to an embodiment of the present invention comprises a display panel (10) and a driver IC. The display panel (10) is equipped with a plurality of pixels (P) and a multiplicity of signal lines. These signal lines are configured to supply analog data to the pixels (P) and a reference voltage (Vref), while also sensing the electrical characteristics of the pixels (P). The pixels (P) within the display panel (10) are arranged in a matrix format, forming a pixel array, where each pixel (P) is driven by a GIP (Gate-driver In Panel) that may be formed directly on the lower substrate of the display panel (10). A voltage generation unit (23) utilizes a GMA DAC to convert digital video data (V-DATA) into analog gamma voltages during display operation and generates preset sensing data voltage (Vdata-SEN) during sensing operation. A storage memory (50) stores digital sensing data (S-DATA) and AVC data received from the sensing unit (22) during sensing operations. A compensation IC (30), to facilitate display driving, retrieves digital sensing data (S-DATA) and AVC data from the storage memory (50), and the compensation memory (32) provides these data to the compensation unit (31). The host system (40) is capable of supplying digital video data to be inputted into the panel's pixels (P) to the compensation IC (30). As depicted in FIG. 8, the external compensation module is structured such that only the voltage generation part (23) and sensing part (22) are mounted on the source driver IC (SD-IC). The GMA DAC is connected to the data line (140) via a buffer (BUF) and deals with both display data voltage (Vdata-DIS) and sensing data voltage (Vdata-SEN). The sensing unit, operable in a current integration mode and a first voltage follower operation mode under current sensing mode, is detailed in the public patent 10-2018-0053131. FIG. 10 and FIG. 11a illustrate that when a sensing unit (SUT) is in current integrator operation mode, specific sensing switches engage to facilitate this operation. FIG. 11b shows that in the first voltage follower operation mode, distinct sensing switches are engaged. In the embodiment shown in FIG. 12, a versatile external compensation driver integrated circuit design is described, capable of operating both in current and voltage sensing modes. The voltage generation unit (23) and sensing unit detailed in FIG. 12 are essentially the same as those explained with reference to FIG. 9. The sensing unit (SUT) in FIG. 12 may function in current or voltage sensing modes, where in the voltage sensing mode, the second voltage follower operation mode is modulated by the switching actions of multiple sensing switches in response to the drive current flowing through the pixel's driving TFT. For clarity and reference,: 10 denotes the display panel, and 20 denotes the driver IC, as indicated in the block diagram of FIG. 1, which represents an embodiment of the outwardly compensated electroluminescent display device of the present invention. [0019]	1
1020190180185	도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 전계발광 표시장치는 표시패널(10), 드라이버 IC(D- 표시패널(10)에는 복수의 화소들(P), 복수의 신호라인들이 구비된다. 신호라인들은 화소들(P)에 아날로그 데이 한편, 신호라인들은 화소들(P)에 기준전압(Vref)을 공급함과 아울러, 화소들(P)의 전기적 특성을 센싱하는 데 표시패널(10)의 화소들(P)은 매트릭스 형태로 배치되어 화소 어레이(Pixel array)를 구성한다. 각 화소(P)는 데 게이트 구동부(15)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(10)의 하부 기판 상에 직접 형성될 수 있 전압 생성부(23)는 디스플레이 구동시, GMA DAC를 이용하여 디지털 영상 데이터(V-DATA)를 아날로그 감마전압으 전압 생성부(23)는 센싱 구동시, GMA DAC를 이용하여 미리 설정된 센싱용 데이터전압(Vdata-SEN)을 생성하여 데 저장 메모리(50)는 센싱 구동시 센싱부(22)로부터 입력되는 디지털 센싱 데이터(S-DATA)와 AVC 데이터를 저장한 보상 IC(30)는 디스플레이 구동을 위해, 저장 메모리(50)로부터 읽어들인 디지털 센싱 데이터(S-DATA)와 AVC 데 보상 메모리(32)는 저장 메모리(50)로부터 읽어들인 디지털 센싱 데이터(S-DATA)와 AVC 데이터를 보상부(31)에 공개특허 10-2018-0053131 호스트 시스템(40)은 표시패널(10)의 화소들(P)에 입력될 디지털 영상 데이터를 보상 IC(30)에 공급할 수 있다. 도 8의 외부 보상 모듈은, 소스 드라이버 IC(SD-IC)에 전압 생성부(23)와 센싱부(22)만을 실장하여 소스 드라이 공개특허 10-2018-0053131 GMA DAC은 버퍼(BUF)를 통해 데이터라인(140)에 연결된다. GMA DAC은 디스플레이용 데이터전압(Vdata-DIS)과 센 전류 센싱 모드 하에서, 전류 적분기 동작 모드 및 제1 전압 팔로워 동작 모드로 동작할 수 있는 센싱 유닛 공개특허 10-2018-0053131 제1 센싱 스위치(S1)는 센싱 채널(SCH)과 앰프(AMP)의 비 반전(+) 입력단(1) 사이에 접속된다. 제2 센싱 스위치 제1 커패시터(C1)는 앰프(AMP)의 반전(-) 입력단(2)과 앰프(AMP)의 출력단(3) 사이에 접속된 피드백 커패시터이 도 10 및 도 11a와 같이, 센싱 유닛(SUT)이 전류 적분기 동작 모드로 동작되는 경우, 제2 및 제3 센싱 스위치 도 10 및 도 11b와 같이, 센싱 유닛(SUT)이 제1 전압 팔로워 동작 모드로 동작되는 경우, 제2 및 제4 센싱 스위 도 12는 본 발명의 일 실시예에 따른 전류 센싱 모드/전압 센싱 모드 겸용의 외부 보상용 드라이버 집적회로의 도 12를 참조하면, 외부 보상용 드라이버 IC(20)는 GBL DAC와 GMA DAC을 갖는 전압 생성부(23), 센싱 유닛 전압 생성부(23)는 도 9에서 설명한 것과 실질적으로 동일하다. 도 12의 센싱 유닛(SUT)은 전류 센싱 모드 또는 전압 센싱 모드로 동작할 수 있다. 전류 센싱 모드로 동작할 때 전압 센싱 모드에서, 센싱 유닛(SUT)은 복수의 센싱 스위치들의 스위칭 동작에 따라 제2 전압 팔로워 동작 전압 센싱 모드 하에서, 제2 전압 팔로워 동작 모드는 화소의 구동 TFT에 흐르는 구동 전류에 의해 센싱 채널 전압 센싱 모드 하에서, 바이패스 동작 모드는 화소의 구동 TFT에 흐르는 구동 전류에 의해 센싱 채널(SCH)에 10 : 표시패널 20 : 드라이버 IC도 1은 본 발명의 일 실시예에 따른 외부 보상용 전계발광 표시장치를 나타내는 블록도이다. [0019]	Referring to FIGS. 1 to 3, an electroluminescent display device according to an embodiment of the present invention comprises a display panel (10) and a driver IC. The display panel (10) is equipped with a plurality of pixels (P) and a multiplicity of signal lines. These signal lines are configured to supply analog data to the pixels (P) and a reference voltage (Vref), while also sensing the electrical characteristics of the pixels (P). The pixels (P) within the display panel (10) are arranged in a matrix format, forming a pixel array, where each pixel (P) is driven by a GIP (Gate-driver In Panel) that may be formed directly on the lower substrate of the display panel (10). A voltage generation unit (23) utilizes a GMA DAC to convert digital video data (V-DATA) into analog gamma voltages during display operation and generates preset sensing data voltage (Vdata-SEN) during sensing operation. A storage memory (50) stores digital sensing data (S-DATA) and AVC data received from the sensing unit (22) during sensing operations. A compensation IC (30), to facilitate display driving, retrieves digital sensing data (S-DATA) and AVC data from the storage memory (50), and the compensation memory (32) provides these data to the compensation unit (31). The host system (40) is capable of supplying digital video data to be inputted into the panel's pixels (P) to the compensation IC (30). As depicted in FIG. 8, the external compensation module is structured such that only the voltage generation part (23) and sensing part (22) are mounted on the source driver IC (SD-IC). The GMA DAC is connected to the data line (140) via a buffer (BUF) and deals with both display data voltage (Vdata-DIS) and sensing data voltage (Vdata-SEN). The sensing unit, operable in a current integration mode and a first voltage follower operation mode under current sensing mode, is detailed in the public patent 10-2018-0053131. FIG. 10 and FIG. 11a illustrate that when a sensing unit (SUT) is in current integrator operation mode, specific sensing switches engage to facilitate this operation. FIG. 11b shows that in the first voltage follower operation mode, distinct sensing switches are engaged. In the embodiment shown in FIG. 12, a versatile external compensation driver integrated circuit design is described, capable of operating both in current and voltage sensing modes. The voltage generation unit (23) and sensing unit detailed in FIG. 12 are essentially the same as those explained with reference to FIG. 9. The sensing unit (SUT) in FIG. 12 may function in current or voltage sensing modes, where in the voltage sensing mode, the second voltage follower operation mode is modulated by the switching actions of multiple sensing switches in response to the drive current flowing through the pixel's driving TFT. For clarity and reference,: 10 denotes the display panel, and 20 denotes the driver IC, as indicated in the block diagram of FIG. 1, which represents an embodiment of the outwardly compensated electroluminescent display device of the present invention. [0019]	1
1020160150528	또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이 이러한 패널(110)은 "디스플레이 패널(Display Panel)" 역할을 하면서도 "터치스크린 패널(TSP: Touch Screen 즉, 패널(110)은, 디스플레이 패널과 터치스크린 패널이 하나로 통합된 패널이라고 할 수도 있고, 또는, 터치스 이러한 패널(110)이 디스플레이 패널 역할을 하는 경우, 패널(110)의 구동모드를 "디스플레이 구동모드"라고 하 -5-데이터 구동부(120)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 데이터라인(DL)으로 디스 게이트 구동부(130)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 게이트라인(GL)으로 디스 터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 터치신호라인들을 통해 직접 연결된 복 예를 들어, 터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 복수의 전극(S11~S14, 한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 데이터 구동부(120) 및 게이트 구동부(130) 또한, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 터치 전극 역할을 하는 복수의 전극 한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)의 패널(110)은 디스플레이 구동모드 및 터치 구 도 5는 다른 실시예에 따른 표시장치의 평면도이다. 도 6는 도 5의 A-A'선 및 B-B'선의 단면도이다. 신호라인(250)은 단일층일 수도 있고 다중층으로 구성될 수도 있다. 신호라인(250)은 알루미늄(Al), 텅스텐(W), 제1기판(301) 상에는 게이트 절연막(310)이 배치되고 게이트 절연막(310) 상에는 층간 절연막(320)이 배치될 수 신호라인(350)은 단일층일 수도 있고 다중층으로 구성될 수도 있다. 신호라인(350)은 알루미늄(Al), 텅스텐(W),도 4는 일예로 도 3의 패널의 일부의 평면도이다.	In describing the components of the present invention, terms such as first, second, A, B, (a), (b), and the like may be used. This panel 110, while serving as a "Display Panel," can also function as a "Touch Screen Panel (TSP)," meaning that panel 110 may be described as a panel integrating both a display and a touchscreen panel. In instances where such a panel 110 performs the role of a display panel, its operating mode may be referred to as the "Display Driving Mode." In the Display Driving Mode, the Data Driver 120 supplies multiple data lines DL to the panel 110, and the Gate Driver 130 provides multiple gate lines GL. Conversely, if the operating mode of panel 110 is the "Touch Driving Mode," the Touch Integrated Circuit 140 engages directly with multiple touch signal lines. For example, in the Touch Driving Mode, the Touch Integrated Circuit 140 interfaces with a plurality of electrodes S11 to S14. A touch screen panel integrated display device 100, according to one embodiment, also includes the Data Driver 120 and the Gate Driver 130, and may consist of multiple electrodes functioning as touch electrodes. Moreover, in this embodiment, the panel 110 of the touch screen panel integrated display device 100 can operate in either the Display Driving Mode or Touch Driving Mode. Figure 5 illustrates a plan view of a display device according to another embodiment, while Figure 6 shows cross-sectional views along lines A-A' and B-B' of Figure 5. The signal line 250 may be configured as a single layer or a multilayer structure, and can be composed of materials like aluminum (Al) or tungsten (W). On the first substrate 301, a gate insulating film 310 is positioned, and an inter-layer insulating film 320 may be placed over the gate insulating film 310. Similarly, the signal line 350 may also be a single-layer or a multilayer structure made of materials like aluminum (Al) or tungsten (W). Figure 4, as an example, is a partial plan view of the panel depicted in Figure 3.	1
1020150173547	제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요 따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모 예를 들어, 디스플레이 패널이 유기전계발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 그리고, 디스플레이 패널은 디스플레이 패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함 본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다. 도 1은 본 출원의 일 예에 따른 디스플레이 장치를 나타내는 평면도이다. 도 1을 참조하면, 디스플레이 장치(100)는 트랜지스터 기판(110), 픽셀 어레이층(130), 디스플레이 구동 회로부 일 예에 따르면, 디스플레이 장치(100)은 애노드 전극, 캐소드 전극 및 유기 화합물층을 포함하는 픽셀 어레이 트랜지스터 기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 트랜지스터 기판(110)은 투 일 예에 따르면, 트랜지스터 기판(110)은 글라스 기판일 수 있다. 예를 들어, 트랜지스터 기판(110)은 산화규소 트랜지스터 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 영상이 표시되 비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 트랜지스터 기판(110)의 가장 트랜지스터 기판(110)의 표시 영역(AA)은 발광부(EL) 및 주변부(FA)를 포함할 수 있다. 구체적으로, 발광부(E 일 예에 따르면, 주변부(FA)에 배치된 복수의 스페이서 부재(300)와 발광부(EL)에 배치된 복수의 유기 발광 소 다른 예에 따르면, 주변부(FA)에 배치된 복수의 스페이서 부재(300)는 발광부(EL)에 배치된 복수의 유기 발광 픽셀 어레이층(130)는 박막 트랜지스터층 및 발광 소자층을 포함한다. 박막 트랜지스터층은 박막 트랜지스터, 디스플레이 구동 회로부(210)는 트랜지스터 기판(110)의 비표시 영역(NA)에 마련된 패드부에 연결되어 디스플레 복수의 회로 필름(211) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(215)에 부 복수의 데이터 구동 집적 회로(213) 각각은 복수의 회로 필름(211) 각각에 개별적으로 실장될 수 있다. 이러한 인쇄 회로 기판(215)은 타이밍 제어부(217)를 지지하고, 디스플레이 구동 회로부(210)의 구성들 간의 신호 및 타이밍 제어부(217)는 인쇄 회로 기판(215)에 실장되고, 인쇄 회로 기판(215)에 마련된 유저 커넥터를 통해 디 스캔 구동 회로부(220)는 트랜지스터 기판(110)의 비표시 영역(NA)에 마련될 수 있다. 스캔 구동 회로부(220)는 복수의 스페이서 부재(300)는 트랜지스터 기판(110)의 주변부(FA)에서 복수의 유기 발광 소자를 둘러싸면서 서 도 2는 본 출원의 제1 실시예에 따른 디스플레이 장치에서, 도 1의 절단선 I-I'을 따라 자른 단면도이다. 도 2를 참조하면, 디스플레이 장치(100)는 탑 에미션(Top Emission) 방식으로 구현될 수 있고, 트랜지스터 기판 트랜지스터 기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 트랜지스터 기판(110)은 투 제1 버퍼층(120)은 트랜지스터 기판(110) 상에 마련될 수 있다. 제1 버퍼층(120)은 트랜지스터 기판(110)을 통 픽셀 어레이층(130)는 박막 트랜지스터층(TFTL) 및 발광 소자층(EDL)을 포함한다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터(131)는 트랜지스터 기판(110) 상의 표시 영역(AA)에 마련될 수 있다. 박막 트랜지스터(131)는 공개특허 10-2019-0077878 액티브층(ACL)은 트랜지스터 기판(110)의 표시 영역(AA)에 마련될 수 있다. 액티브층(ACL)은 게이트 전극(GE), 게이트 전극(GE)은 게이트 절연막(132) 상에 마련될 수 있다. 게이트 전극(GE)은 게이트 절연막(132)을 사이에 드레인 전극(DE) 및 소스 전극(SE)은 층간 절연막(133) 상에서 서로 이격되어 마련될 수 있다. 드레인 전극(D 게이트 절연막(132)은 액티브층(ACL) 상에 마련될 수 있다. 구체적으로, 게이트 절연막(132)은 액티브층(ACL) 층간 절연막(133)은 게이트 전극(GE) 상에 마련될 수 있다. 예를 들어, 층간 절연막(133)은 이산화 실리콘 보호막(134)은 박막 트랜지스터(131) 상에 마련될 수 있다. 구체적으로, 보호막(134)은 소스 전극(SE), 드레인 평탄화층(135)은 보호막(134) 상에 마련되어, 박막 트랜지스터(131)의 상단을 평탄화시킬 수 있다. 평탄화층 발광 소자층(EDL)은 복수의 유기 발광 소자(E) 및 뱅크(139)를 포함할 수 있다. 복수의 유기 발광 소자(E)는 평탄화층(135) 상에 마련되고, 복수의 박막 트랜지스터(131)와 전기적으로 연결될 제1 전극(136)은 평탄화층(135) 상에 마련될 수 있다. 구체적으로, 제1 전극(136)은 뱅크(139)에 의해 정의되는 유기 발광층(137)은 제1 전극(136) 상에 마련될 수 있다. 일 예에 따르면, 유기 발광층(137)은 픽셀 영역별로 제2 전극(138)은 유기 발광층(137) 상에 마련될 수 있다. 예를 들어, 제2 전극(138)은 픽셀 영역별로 구분되지 뱅크(139)는 평탄화층(135) 상에 마련될 수 있다. 구체적으로, 뱅크(139)는 서로 인접한 제1 전극들(E1)의 사이 봉지층(140)은 픽셀 어레이층(130)을 덮을 수 있다. 구체적으로, 봉지층(140)은 제2 전극(138)의 상단 전체에 충진층(150)은 트랜지스터 기판(110) 및 컬러 필터 기판(180) 사이의 공간에 채워지고, 댐(미도시)에 의해 디스 복수의 컬러 필터(162)는 발광부(EL)에서 복수의 유기 발광 소자(E) 각각에 대응하게 배치될 수 있다. 구체적으 블랙 매트릭스(164)는 제2 방열층(420) 상에서 패터닝될 수 있다. 구체적으로, 블랙 매트릭스(164)는 유기 발광 제2 버퍼층(170)은 컬러 필터 기판(180) 상에 마련될 수 있다. 구체적으로, 제2 버퍼층(170)은 제2 방열층(420) 컬러 필터 기판(180)은 봉지층(140)을 사이에 두고 트랜지스터 기판(110)과 마주할 수 있다. 구체적으로, 컬러 복수의 스페이서 부재(300)는 트랜지스터 기판(110)의 주변부(FA)에서 복수의 유기 발광 소자(E)를 둘러싸면서, 일 예에 따르면, 복수의 스페이서 부재(300)는 열 전달 특성이 우수한 물질을 포함하여 제1 및 제2 방열층(410, 예를 들어, 복수의 스페이서 부재(300)는 아크릴로니트릴-부타디엔-스티렌 (ABS), 폴리프로필렌(PP), 또는 폴리 공개특허 10-2019-0077878 제1 방열층(410)은 복수의 유기 발광 소자(E) 상에 배치될 수 있다. 구체적으로, 제1 방열층(410)은 복수의 유 제2 방열층(420)은 복수의 컬러 필터(162) 상에 배치될 수 있다. 구체적으로, 제2 방열층(420)은 트랜지스터 기 일 예에 따르면, 제1 및 제2 방열층(410, 420) 각각은 실리콘 질화막(SiNx)을 포함할 수 있다. 그리고, 복수의 Si GlassSiO2 SiNx 스페이서 따라서, 복수의 스페이서 부재(300)는 아크릴로니트릴-부타디엔-스티렌(ABS), 폴리프로필렌(PP), 또는 폴리아미 도 3a 내지 도 3d는 도 2의 디스플레이 장치의 제조 방법을 개략적으로 나타내는 공정 단면도이다. 도 3b를 참조하면, 제2 캐리어 유리 기판(30) 및 제2 캐리어 유리 기판(30)의 상단에 마련된 제2 희생층(40)이 도 3c를 참조하면, 트랜지스터 기판(110) 및 컬러 필터 기판(180)은 서로 합착될 수 있다. 여기에서, 트랜지스 제2 캐리어 유리 기판(30)은 레이저 릴리즈 공정에 의한 제2 희생층(40)의 릴리즈에 의해 컬러 필터 기판(180) 도 3d를 참조하면, 제1 캐리어 유리 기판(10)은 레이저 릴리즈 공정에 의한 제1 희생층(20)의 릴리즈에 의해 트 도 4는 본 출원의 제2 실시예에 따른 디스플레이 장치에서, 도 1의 절단선 I-I'을 따라 자른 단면도이고, 도 5 도 4 및 도 5를 참조하면, 디스플레이 장치(100)는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있고, 트 트랜지스터 기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 트랜지스터 기판(110)은 투 제1 버퍼층(120)은 트랜지스터 기판(110) 상에 마련될 수 있다. 제1 버퍼층(120)은 트랜지스터 기판(110)을 통 픽셀 어레이층(130)는 박막 트랜지스터층(TFTL) 및 발광 소자층(EDL)을 포함한다. 박막 트랜지스터층(TFTL)은 공개특허 10-2019-0077878 복수의 박막 트랜지스터(131) 각각은 트랜지스터 기판(110)의 발광부(EL)에서 복수의 유기 발광 소자(E) 각각에 봉지층(140)은 픽셀 어레이층(130)을 덮을 수 있다. 구체적으로, 봉지층(140)은 제2 전극(138)의 상단 전체에 복수의 컬러 필터(162)는 발광부(EL)에서 복수의 유기 발광 소자(E) 각각에 대응하게 배치될 수 있다. 구체적으 봉지 기판(190)은 접착 부재(192)를 매개로 하여 봉지층(140)의 상단에 부착될 수 있다. 구체적으로, 봉지 기판 복수의 스페이서 부재(300)는 트랜지스터 기판(110)의 주변부(FA)에서 복수의 유기 발광 소자(E)를 둘러싸면서, 일 예에 따르면, 복수의 스페이서 부재(300)는 충격 흡수성 및 유연성이 우수한 물질을 포함하여, 디스플레이No matching diagram found.	In describing the components of the present application, terms such as first, second, etc., may be employed but are not limited by these terms. These terms are used solely to distinguish one component from another. Thus, the display device in the present application can refer to the display device itself, such as an LCM or OLED module, and may further comprise a metal plate or similar backing attached to the display panel. The display panel, which can be an OLED display panel, includes multiple gate and data lines. Various examples of the present application feature partially or completely combinable components, technically compatible with each other. Now, upon examining the examples of the present application through accompanying drawings and descriptions, Fig. 1 shows a plan view of a display device according to an example of the application. Referring to Fig. 1, the display device 100 includes a transistor substrate 110, pixel array layer 130, and display driving circuits. According to an example, the display device 100 embodies a pixel array comprising an anode electrode, cathode electrode, and organic compound layer. The transistor substrate 110, serving as the base substrate, may be a flexible or transparent substrate, such as a glass substrate or silicon dioxide substrate. It further includes a display region AA and a non-display region NA. The display region AA, wherein the images are shown, can include an emissive element EL and perimeter FA. Specifically, a plurality of spacer members 300 located in the perimeter FA surrounds a plurality of organic light-emitting elements E situated in the emissive part EL. Alternatively, these components can be arranged so that the spacers facilitate better heat dissipation and electrical connection to the organic light-emitting elements. The pixel array layer 130 includes thin-film transistor layers and light-emitting device layers. The display driving circuit 210 links to a pad in the non-display region NA of transistor substrate 110, with the input terminals of multiple circuit films 211 connected to a printed circuit board 215?봞ided by a film adhesion process. Each data driving integrated circuit 213 on these films is individually mounted, with the printed circuit board 215 supporting a timing control unit 217 and facilitating signal exchange among components of the display driving circuitry. The scan driving circuit 220 may also be located in the non-display area NA. The arrangement of spacer members 300 around the transistor substrate FA effectively integrates the organic light-emitting elements E, as shown in the sectional view Fig. 2?봞 cut along the line I-I' from Fig. 1, illustrating a top emission implementation of the display device 100. The protective coating 134 above the substantial surfaces like the thin-film transistor 131 may include silicon nitride or silicon dioxide, ensuring flatness and operational accuracy. Additionally, Figs. 3a to 3d provide a cross-sectional process perspective illustrating the manufacturing method of the display device, with features like carrier glass substrate assemblies and sacrificial layer release processes integral for bonding or detaching the assembled devices and substrates. A bottom emission version of the display device, presented in Figs. 4 and 5, includes similar components like the flexible transistor substrate, buffer layers, thin-film transistor layers, and light-emitting elements at its core, completed with a sealing layer 140 and encapsulation substrate 190, utilizing adhesive means. Surrounding spacer members 300 additionally support the structure with materials known for their shock absorption and flexibility, emphasizing durability characteristics essential for comprehensive functional efficiency.	1
1020170179419	본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출 본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관 제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되 "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도 도 1은 본 출원에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다. 도 1을 참조하면, 본 출원에 따른 발광 표시 장치는 화소 어레이부(10), 제어 회로(30), 데이터 구동 회로(50), 상기 화소 어레이부(10)는 기판 상에 마련된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL), 및 복수의 게 상기 복수의 화소(12a, 12b, 12c, 12d) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호와 인접한 공개특허 10-2023-0050307 상기 복수의 화소(12a, 12b, 12c, 12d) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있으며, 서 상기 제어 회로(30)는 영상 신호를 기반으로 복수의 화소(12a, 12b, 12c, 12d) 각각에 대응되는 화소별 화소 데 상기 제어 회로(30)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 데이터 구동 회로(50)에 제공한 상기 데이터 구동 회로(50)는 화소 어레이부(10)에 마련된 복수의 데이터 라인(DL)과 연결된다. 데이터 구동 상기 게이트 구동 회로(70)는 화소 어레이부(10)에 마련된 복수의 게이트 라인(GL)과 연결된다. 게이트 구동 일 예에 따른 게이트 구동 회로(70)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가 도 2는 도 1에 도시된 제 1 화소를 나타내는 등가 회도로이다. 도 2를 참조하면, 본 예에 따른 발광 표시 장치의 제 1 화소(12a)는 화소 회로(PC) 및 발광 소자(ED)를 포함한 상기 화소 회로(PC)는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의된 화소 영역의 회로 영역에 마련되고, 상기 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소 공개특허 10-2023-0050307 상기 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 제 2 소스/드레인 전극에 연결된 게이트 전극, 상기 커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 접속되어 구동 박막 트랜지 상기 발광 소자(ED)는 화소 영역의 발광 영역에 마련되고 화소 회로(PC)로부터 공급되는 데이터 신호에 따라 발 이와 같은, 본 예에 따른 발광 표시 장치의 제 1 화소(12a)는 데이터 전압(Vdata)에 따른 구동 박막 트랜지스터 도 3은 도 1에 도시된 제 1 내지 제 3 화소의 구조를 나타내는 단면도이며, 도 4는 도 1에 도시된 제 4 화소의 도 3 및 도 4를 도 1과 결부하면, 본 출원에 따른 발광 표시 장치는 기판(100), 트랜지스터층, 컬러 필터층 상기 기판(100)은 주로 유리 재질로 이루어지지만, 구부리거나 휠 수 있는 투명한 플라스틱 재질, 예로서, 폴리 상기 버퍼층(110)은 박막 트랜지스터의 제조 공정 중 고온 공정시 기판(100)에 함유된 물질이 트랜지스터층으로 기판(100)은 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함한다. 상기 표시 영역은 제 1 영역(A1) 및 제 1 영역(A1)에 인접한 제 2 영역(A2)을 갖는 복수의 단위 화소 영역을 포 상기 제 1 영역(A1)은 제 1 내지 제 3 화소(12a, 12b, 12c) 각각이 마련되는 제 1 내지 제 3 서브 영역(SA1, 상기 제 2 영역(A2)은 제 4 화소(12d)가 마련되는 제 4 서브 영역(SA4)을 포함한다. 상기 제 1 내지 제 4 서브 영역(SA1, SA2, SA3, SA4) 각각은 회로 영역(CA) 및 발광 영역(EA)을 포함한다. 상기 트랜지스터층은 제 1 내지 제 4 서브 영역(SA1, SA2, SA3, SA4) 각각에 정의된 회로 영역(CA)에 마련된 구 -9-일 예에 따른 구동 박막 트랜지스터(DT)는 액티브층(111), 게이트 절연막(113), 게이트 전극(115), 보호층 상기 액티브층(111)은 기판(100) 또는 버퍼층(110) 상에 정의된 회로 영역(CA)의 구동 박막 트랜지스터 영역에 일 예에 따른 액티브층(111)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 상기 게이트 절연막(113)은 액티브층(111)의 채널 영역(111c) 상에 형성된다. 이러한 게이트 절연막(113)은 액 상기 게이트 전극(115)은 액티브층(111)의 채널 영역(111c)과 중첩되도록 게이트 절연막(113) 상에 형성된다. 상기 보호층(117)은 게이트 전극(115)과 액티브층(111)의 드레인 영역(111d) 및 소스 영역(111s) 상에 상기 드레인 전극(119d)은 액티브층(111)의 드레인 영역(111d)과 중첩되는 보호층(117)에 마련된 제 1 콘택홀을 상기 소스 전극(119s)은 액티브층(111)의 소스 영역(111s)과 중첩되는 보호층(117)에 마련된 제 2 콘택홀을 통 상기 드레인 전극(119d)과 소스 전극(111s) 각각은 동일한 금속 재질로 이루어지며, 예를 들어, 몰리브덴(Mo), 추가적으로, 회로 영역은 스위칭 박막 트랜지스터 및 커패시터를 더 포함한다. 상기 스위칭 박막 트랜지스터는 구동 박막 트랜지스터와 동일한 구조를 가지도록 회로 영역(CA) 상에 마련되므 상기 커패시터는 보호층(117)을 사이에 두고 서로 중첩되는 구동 박막 트랜지스터(DT)의 게이트 전극(115)과 소 부가적으로, 회로 영역(CA)에 마련된 트랜지스터는 광에 의해 문턱 전압이 쉬프트되는 특성을 가질 수 있는데, 상기 차광층(101)은 기판(100)과 액티브층(111) 사이에 마련되어 기판(100)을 통해서 액티브층(111) 쪽으로 입 상기 절연층(130)은 트랜지스터층을 덮도록 기판(100) 전체에 마련된다. 즉, 절연층(130)은 구동 박막 트랜지 상기 컬러 필터층(150)은 제 1 영역(A1)의 발광 영역(EA)과 중첩되는 절연층(130) 상에 마련된다. 즉, 컬러 필 일 예에 따른 컬러 필터층(150)은 발광 소자(ED)로부터 기판(100) 쪽으로 방출되는 백색 광 중 화소에 설정된 다른 예에 따른 컬러 필터층(150)는 발광 소자(ED)로부터 기판(100) 쪽으로 방출되는 백색 광에 따라 재발광하 또 다른 예에 따른 컬러 필터층(150)은 양자점을 함유하는 컬러 필터로 이루어질 수도 있다. 한편, 상기 컬러 필터층(150)은 제 2 영역(A2), 즉 제 4 서브 영역(SA4)에 형성되지 않는다. 즉, 제 4 화소 상기 평탄화 코팅층(170)은 절연층(130)과 컬러 필터층(150)을 덮도록 기판(100) 전체에 마련된다. 이러한 평 본 출원에 따른 평탄화 코팅층(170)은 평탄면, 제 1 굴곡 패턴(180-1), 및 제 2 굴곡 패턴(180-2)을 포함한다. 상기 평탄면은 제 1 영역(A1)과 제 2 영역(A2) 중 발광 영역(EA)을 제외한 나머지 회로 영역(CA)을 덮는 평탄화 상기 제 1 굴곡 패턴(180-1)은 제 1 영역(A1), 즉 제 1 내지 제 3 서브 영역(SA1, SA2, SA3) 각각의 발광 영역 상기 제 1 굴곡 패턴(180-1)은 해당 화소의 발광 영역(EA)과 중첩되는 평탄화 코팅층(170)에 굴곡(또는 요철) 일 예에 따른 제 1 굴곡 패턴(180-1)은 발광 소자(ED)와 컬러 필터층(150) 사이에 마련된 복수의 제 1 볼록부 상기 복수의 제 1 볼록부(181) 각각은 컬러 필터층(150)과 중첩되는 발광 영역(EA) 상의 평탄화 코팅층(170)에 상기 복수의 제 1 오목부(183) 각각은 평탄화 코팅층(170)의 전면(170a)으로부터 오목하게 마련된다. 즉, 복수 복수의 제 1 오목부(183) 각각의 바닥면(또는 최하면)은 컬러 필터층(150)으로부터 설정된 간격만큼 이격된다. 상기 제 2 굴곡 패턴(180-2)은 제 3 영역(A2), 즉 제 4 서브 영역(SA4)의 발광 영역(EA)에 마련된 평탄화 코팅 상기 제 2 굴곡 패턴(180-2)은 제 4 화소의 발광 영역(EA)과 중첩되는 평탄화 코팅층(170)에 굴곡(또는 요철) 일 예에 따른 제 2 굴곡 패턴(180-2)은 복수의 제 2 볼록부(185) 및 복수의 제 2 오목부(187)를 포함한다. 상기 복수의 제 2 볼록부(185) 각각은 제 4 서브 영역(SA4)의 발광 영역(EA) 상의 평탄화 코팅층(170)에 볼록하 상기 복수의 제 2 오목부(187) 각각은 평탄화 코팅층(170)의 전면(170a)으로부터 오목하게 마련된다. 즉, 복수 상기 발광 소자(ED)는 하부 발광(bottom emission) 방식에 따라 기판(100) 쪽으로 광을 방출한다. 일 예에 따 상기 제 1 전극(E1)은 각 서브 영역(SA1, SA2, SA3, SA4)의 발광 영역(EA)에 마련된 제 1 굴곡 패턴(180-1) 상 상기 제 1 전극(E1)은 발광 소자(ED)의 애노드 전극이 될 수 있다. 일 예에 따른 제 1 전극(E1)은 발광층(EL) -12-상기 발광층(EL)은 제 1 영역(A1)과 제 2 영역(A2) 전체에 형성되고 제 1 전극(E1)과 전기적으로 연결된다. 이 일 예에 따른 발광층(EL)은 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 발광층(EL)은 상기 제 2 전극(E2)은 발광층(EL) 상에 형성되어 발광층(EL)과 전기적으로 연결된다. 이때, 각 서브 영역 일 예에 따른 제 2 전극(E2)은 발광 소자(ED)의 캐소드 전극이 될 수 있다. 일 예에 따른 제 2 전극(E2)은 발 이와 같은, 발광 소자(ED)는 제 1 전극(E1)에 공급되는 데이터 신호에 따른 발광층(EL)의 발광에 의해 백색 광 본 출원에 따른 발광 표시 장치는 뱅크층(190) 및 봉지층(200)을 더 포함할 수 있다. 상기 뱅크층(190)은 제 1 영역(A1)과 제 2 영역(A2)에 마련된 각 서브 영역(SA1, SA2, SA3, SA4)의 발광 영역 상기 발광 소자(ED)의 발광층(EL)과 제 2 전극(E2) 각각은 뱅크층(190) 상에 형성된다. 즉, 발광층(EL)은 제 1 상기 봉지층(encapsulation layer)(200)은 제 2 전극(E2), 즉 화소 전체를 덮도록 기판(100) 상에 형성된다. 선택적으로, 봉지층(200)은 화소 전체를 둘러싸는 충진재로 변경될 수 있으며, 이 경우, 본 출원에 따른 발광 추가적으로, 본 출원에 따른 발광 표시 장치는 기판(100)의 후면(또는 광 추출면)에 부착된 편광 필름을 더 포 이와 같은, 본 출원에 따른 발광 표시 장치는 각 화소(12a, 12b, 12c, 12c)의 발광 영역(EA)과 중첩되는 평탄화 공개특허 10-2023-0050307 도 5는 도 3에 도시된 A 부분의 확대도로서, 이는 본 출원의 일 예에 따른 제 1 굴곡 패턴과 발광 소자의 단면 도 5 및 도 6을 도 3과 결부하면, 본 출원의 일 예에 따른 제 1 굴곡 패턴(180-1)은 복수의 제 1 볼록부(181) 상기 복수의 제 1 볼록부(181) 각각은 컬러 필터층(150) 상에 볼록한 형태로 돌출된 구조를 가질 수 있다. 이 상기 복수의 제 1 볼록부(181)는 평면적으로 육각 띠 형태를 가지도록 배치된다. 하지만, 본 출원에서 있어서, 상기 복수의 제 1 볼록부(181) 각각은 컬러 필터층(150)과 나란한 단면적을 가지는데, 이러한 복수의 제 1 볼록 일 예에 따른 복수의 제 1 볼록부(181) 각각은 밑면부(181a), 정상부(181b), 및 옆면부(181c)를 포함할 수 상기 밑면부(181a)는 컬러 필터층(150)에 인접한 제 1 볼록부(181)의 바닥면으로 정의될 수 있다. 즉, 밑면부 상기 밑면부(181a)의 직경(또는 폭)(D1)은 정상부(181b)보다 상대적으로 큰 크기를 갖는 범위 내에서 제 1 볼록 인접한 제 1 볼록부(181)의 밑면부(181a)는 서로 연결되어 제 1 오목부(183), 즉 제 1 오목부(183)의 바닥면 상기 정상부(181b)는 밑면부(181a)로부터 설정된 높이만큼 이격된다. 정상부(181b)는 볼록 형태를 갖는 제 1 상기 옆면부(181c)는 밑면부(181a)와 정상부(181b) 사이에 마련된다. 일 예에 따른 옆면부(181c)는 입사되는 광의 진행 경로를 변경하여 화소의 광 추출 효율을 증가시키기 위해, 밑 상기 변곡부(IPP)는 변곡점(IP)과 제 1 곡선부(CP1) 사이에 마련된 오목면 및 변곡점(IP)과 제 2 곡선부(CP2) 상기 제 1 곡선부(CP1)는 변곡부(PIP)과 밑면부(183a) 사이에 오목한 형태로 마련될 수 있다. 상기 제 2 곡선 -14-상기 제 1 볼록부(181)의 높이(H1)를 기준으로, 제 1 곡선부(CP1)의 높이(h1), 변곡부(IPP)의 높이(h2), 및 제 이와 같은 일 예에 따른 옆면부(181c)의 변곡부(IPP)와 제1 곡선부(CP1) 및 제 2 곡선부(CP2)는 정상부(181b)를 상기 복수의 제 1 오목부(183) 각각은 일정한 간격을 가지도록 평탄화 코팅층(170)의 전면(170a)으로부터 오목 복수의 제 1 오목부(183) 각각은 일정한 간격을 가지도록 제 1 방향을 따라 나란하게 배치되고 제 2 방향을 따 복수의 제 1 오목부(183) 각각은 평탄화 코팅층(170)의 전면(170a)을 기준으로, 서로 동일한 깊이를 가질 수 있 복수의 제 1 오목부(183) 각각의 바닥면(또는 최하면)(183a)은 컬러 필터층(150)으로부터 설정된 간격만큼 이격 제 1 오목부들(183)과 컬러 필터층(150) 사이의 최단 거리가 0.1 마이크로미터 미만일 경우, 제 1 굴곡 패턴 본 출원의 일 예에 따른 발광 소자(ED)는 제 1 굴곡 패턴(180-1)에 순차적으로 적층된 제 1 전극(E1)과 발광층 공개특허 10-2023-0050307 본 출원에 따른 발광 소자(ED)는 제 1 볼록부(181)와 제 1 오목부(183)에 형성되는 위치에 따라 다른 두께를 가 발광 소자(ED)의 발광층(EL)이 유기 발광층으로 이루어지는 경우, 발광층(EL)의 발광은 주로 높은 전류 밀도를 제 1 굴곡 패턴(180-1)의 형상을 따라 형성되는 발광 소자(ED)의 두께를 고려하면, 제 1 볼록부(181)의 정상부 일 예에 따른 제 1 굴곡 패턴(180-1)은 포토리소그래피 공정에 의해 형성될 수 있다. 예를 들어, 제 1 굴곡 패 다른 예에 따른 제 1 굴곡 패턴(180-1)은 포토리소그래피 공정 및 열처리 공정에 의해 형성될 수 있다. 예를 제 1 굴곡 패턴(180-1)의 형상에 따른 광 추출 효율은 제 1 볼록부(181)의 높이(H1)와 직경(D1)을 기반으로 하 제 1 볼록부들(181)의 종횡비가 0.4 ~ 0.6의 범위를 가질 경우, 제 1 볼록부들(181)의 종횡비가 0.4 미만이거나 제 1 볼록부들(181)의 종횡비가 0.4 ~ 0.6을 가질 경우, 제 1 굴곡 패턴(180-1)의 패터닝을 위한 마스크의 해상 제 1 볼록부들(181)의 높이(H1)가 0.8 마이크로미터 미만일 경우, 제 1 볼록부들(181)의 높이가 너무 낮아져 종 제 1 볼록부들(181)의 밑면부(181a) 직경(D1)이 4 마이크로미터 미만일 경우, 패터닝 공정시 공정 제어가 어렵 추가적으로, 제 1 볼록부들(181)에 증착된 발광 소자(ED)는 기울기가 가장 큰 위치, 즉 최대 기울기에서 최대의 제 1 볼록부들(181)의 옆면부(181c) 또는 변곡부(IPP)에서의 기울기는 제 1 볼록부들(181)의 종횡비에 대한 반 본 출원에 따른 제 1 볼록부들(181)의 종횡비가 0.4 ~ 0.6을 가질 경우, 제 1 볼록부들(181)의 반높이 종횡비 본 출원에 따른 제 1 굴곡 패턴(180-1)은 제 1 볼록부들(181)이 0.4 ~ 0.6의 종횡비를 가짐으로써 제 1 내지 제 도 7은 도 4에 도시된 B 부분의 확대도로서, 이는 본 출원의 일 예에 따른 제 2 굴곡 패턴과 발광 소자의 단면 공개특허 10-2023-0050307 도 7을 도 4와 결부하면, 본 출원의 일 예에 따른 제 2 굴곡 패턴(180-2)은 절연층(130) 상에 마련된 평탄화 코 상기 복수의 제 2 볼록부(185) 각각은 절연층(130) 상에 볼록한 형태로 돌출된 구조를 가질 수 있다. 이에 따 복수의 제 2 볼록부(185) 각각은 제 4 화소의 광 추출 효율이 제 1 내지 제 3 화소 각각의 동일 광 추출 효율과 상기 복수의 제 2 오목부(187) 각각은 일정한 간격을 가지도록 평탄화 코팅층(170)의 전면(170a)으로부터 오목 본 출원에 따른 제 2 굴곡 패턴(180-2)은 제 2 볼록부들(185)이 0.4 ~ 0.6의 종횡비를 가짐으로써 제 4 화소의 결과적으로, 본 출원에 따른 발광 표시 장치는 제 1 내지 제 3 화소 각각의 발광 영역에 마련된 제 1 굴곡 패턴 도 8a 내지 도 8c는 본 출원에 따른 발광 표시 장치에 있어서, 제 1 및 제 2 굴곡 패턴을 형성하기 위한 마스크 먼저, 도 8a를 참조하면, 제 1 및 제 2 굴곡 패턴(180-1, 180-2)을 형성하기 위한 제 1 노광용 마스크(500)는 제 1 노광용 마스크(500)에서, 인접한 제 1 광 투과부(510)의 중심부 간의 거리에 대응되는 제 1 광 투과부 이와 같은, 제 1 노광용 마스크(500)를 이용한 포토리소그라피 공정을 수행함으로써 복수의 볼록부(181)와 복수 그러나, 포토리소그라피 공정 중 노광 공정시, 제 2 굴곡 패턴(180-2)의 제 2 볼록부들(185)은 컬러 필터층 다음으로, 도 8b를 참조하면, 제 1 및 제 2 굴곡 패턴(180-1, 180-2)을 형성하기 위한, 본 출원에 따른 제 2 노 일 예에 따른 제 2 노광용 마스크(600)에서, 제 2 광 투과부들(630)의 제 2 피치(P2)는 제 1 광 투과부들(610) 다른 예에 따른 제 2 노광용 마스크(600)는 제 2 광 투과부들(630)의 제 2 피치(P2)는, 도 8c에 도시된 바와 같 이와 같은, 제 2 노광용 마스크(600)는 제 2 광 투과부들(630)의 제 2 피치(P2)가 제 1 광 투과부들(610)의 제 따라서, 제 2 노광용 마스크(600)를 이용하여 평탄화 코팅층(170)에 제 1 굴곡 패턴(180-1)과 제 2 굴곡 패턴 도 9는 도 1에 도시된 제 1 내지 제 3 화소의 구조를 나타내는 단면도이며, 도 10은 도 1에 도시된 제 4 화소의 도 9 및 도 10을 참조하며, 본 예에 따른 배리어층(160)은 컬러 필터층(150)을 덮도록 기판(100) 상에 일 예에 따른 배리어층(160)은 0.1 내지 3 마이크로미터의 두께를 가질 수 있다. 여기서, 배리어층(160)이 0.1 일 예에 따른 배리어층(160)은 평탄화 코팅층(170)의 패터닝 공정시 사용되는 현상 물질(또는 식각 물질)에 의 다른 예에 따른 배리어층(160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 물질로 이루어질 제 1 및 제 2 굴곡 패턴(180-1, 180-2)의 형성 공정 이후에는, 구동 박막 트랜지스터(DT)의 소스 전극(119s) 일 이와 같은 본 예에 따른 발광 표시 장치는 단위 화소를 구성하는 각 화소의 광 추출 효율이 향상될 뿐만 아니라 이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 10: 화소 어레이부 12: 단위 화소도 4는 도 1에 도시된 제 4 화소의 구조를 나타내는 단면도이다.	The advantages and features of the present application, and the methods for achieving them, are described in detail in the embodiments of the invention disclosed herein with reference to the accompanying drawings. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for explaining an embodiment of the present application are exemplary and, unless otherwise expressly stated in this specification, terms such as "comprises," "has," "is composed of," etc., are interpreted as including an error range when interpreting the constituent elements. The descriptions of positional relationships, such as "on," "above," "below," "beside," etc., regarding the positional correlations between parts, and temporal relationships, such as "after," "subsequently," "next," "before," etc., are descriptive of the respective positional and temporal orders. The terms first, second, etc., may be used to describe various constituent elements but are not limiting to those elements. The term "at least one" is understood to include all possible combinations from one or more relevant items. Each feature of various examples of this application can be combined or integrated, in part or in whole, technically feasibly. Below, a preferred example of a light-emitting display device according to the present application will be described in detail with reference to the accompanying figures. Figure 1 schematically illustrates a light-emitting display device according to the present application. Referring to Figure 1, the light-emitting display device according to this application comprises a pixel array section (10), a control circuit (30), a data driving circuit (50). The pixel array section (10) is equipped with multiple gate lines (GL) and data lines (DL) on a substrate. Each of the multiple pixels (12a, 12b, 12c, 12d) can be defined as the smallest unit area where actual light emission occurs, and receives a gate signal supplied from the adjacent gate line (GL), and an adjacent pixel signal is based on a video signal corresponding to each of the multiple pixels (12a, 12b, 12c, 12d). The control circuit (30) generates data control signals based on timing synchronization signals and supplies them to the data driving circuit (50), which is connected to the multiple data lines (DL) provided in the pixel array section (10). The gate driving circuit (70) is connected to the multiple gate lines (GL) provided in the pixel array section (10). An example of a gate driving circuit (70) may be located on one or both edges of a substrate depending on the fabrication process of thin-film transistors. Figure 2 is an equivalent circuit diagram showing the first pixel depicted in Figure 1. The first pixel (12a) according to this example of the light-emitting display device comprises a pixel circuit (PC) and a light-emitting element (ED). The pixel circuit (PC) is provided in the circuit area of the pixel defined by the gate line (GL) and the data line (DL), and the switch thin-film transistor (ST) connects the gate electrode connected to the gate line (GL) with the source connected to the data line (DL). The drive thin-film transistor (DT) connects the gate electrode linked to the second source/drain electrode of the switch thin-film transistor (ST), and the capacitor (Cst) is connected between the gate electrode of the drive thin-film transistor (DT) and the source electrode. The light-emitting element (ED) is arranged in the light-emission area of the pixel and emits light based on the data signal supplied from the pixel circuit (PC). In such a manner, the first pixel (12a) according to this example of the light-emitting display device drives the thin-film transistor according to the data voltage (Vdata). Figure 3 shows a cross-sectional view of the structures of the first to third pixels depicted in Figure 1, and Figure 4 shows a cross-sectional view of the structure of the fourth pixel depicted in Figure 1. Combining Figures 3 and 4 with Figure 1, the light-emitting display device of the present application comprises a substrate (100), a transistor layer, and a color filter layer. The substrate (100) is primarily made of glass but can also be of a transparent plastic material, such as polycarbonate, that can be bent or flexed. The buffer layer (110) is formed to prevent materials contained in the substrate (100) from diffusing into the transistor layer during high-temperature processes in the fabrication of the thin-film transistors. The substrate (100) includes a display region and a non-display region that surrounds the display region. The display region includes multiple unit pixel areas having a first region (A1) and a second region (A2) adjacent to the first region (A1). The first region (A1) includes subregions (SA1, SA2, SA3) where each of the first to third pixels (12a, 12b, 12c) is formed. The second region (A2) includes subregion (SA4) where the fourth pixel (12d) is formed. Each subregion (SA1, SA2, SA3, SA4) comprises a circuit area (CA) and a light-emission area (EA). The transistor layer is provided in the circuit areas (CA) defined in each subregion (SA1, SA2, SA3, SA4), with driving thin-film transistors (DT) according to one example comprising an active layer (111), a gate insulation film (113), a gate electrode (115), and a protective layer. The active layer (111) is arranged in the driving thin-film transistor area defined on the circuit area (CA) of the substrate (100) or the buffer layer (110). The active layer (111), according to one example, is composed of amorphous silicon, polycrystalline silicon, or other such materials. The gate insulation film (113) is formed over the channel region (111c) of the active layer (111) and acts as a gate insulation layer through its formation over the channel region. The gate electrode (115) is formed on the gate insulation film (113) so as to overlap with the channel region (111c) of the active layer (111). The protective layer (117) is formed to overlap the drain region (111d) and source region (111s) of the active layer (111), as well as the gate electrode (115). The drain electrode (119d) is arranged above the protective layer (117) to overlap with the drain region (111d) of the active layer (111), and the source electrode (119s) passes through a contact hole provided in the protective layer (117) to overlap with the source region (111s) of the active layer (111). Both the drain electrode (119d) and the source electrode (111s) are made of the same metallic material, such as molybdenum (Mo), as one possible example. Furthermore, the circuit area further comprises a switch thin-film transistor and a capacitor. The switch thin-film transistor is provided within the circuit area (CA) with the same structure as the drive thin-film transistor (DT). The capacitor overlaps the gate electrode (115) and the source electrode of the drive thin-film transistor (DT) across the protective layer (117). Additionally, transistors provided in the circuit area (CA) may exhibit a threshold voltage shift characteristic when exposed to light as the light shielding layer (101) is arranged between the substrate (100) and the active layer (111) to prevent light from reaching the active layer (111) via the substrate (100). The insulation layer (130) covers the entire substrate (100), including the transistor layer, and thus serves as an insulation layer (130) covering the entire drive thin-film transistor layer (DT). The color filter layer (150) is arranged on the insulation layer (130) overlapping with the light-emission area (EA) of the first region (A1). The color filter layer (150) in one example can include quantum dots to customize the white light emitted toward the substrate (100) side from the light-emitting element (ED) to a pixel-specified wavelength. In another example, the refracted white light from the light-emitting element (ED) through the substrate (100) could also be defined by the color filter layer (150) composition. Yet another example may employ the color filter layer (150) as a color filter comprising quantum dots. Note that the color filter layer (150) is not formed in the second region (A2), corresponding to the fourth subregion (SA4). The flattening coating layer (170) covers the entire substrate (100) including the insulation layer (130) and the color filter layer (150). This flattening coating layer (170) according to this application may comprise a flattened plane, a first corrugation pattern (180-1), and a second corrugation pattern (180-2). The flattened plane covers the circuit areas (CA) exclusive of the light-emission areas (EA) amongst the first region (A1) and the second region (A2). The first corrugation pattern (180-1) is arranged in the light-emission areas respectively in subregions (SA1, SA2, SA3) of the first region (A1). The first corrugation pattern (180-1) has corrugations (or subtleties) arranged on the flattening coating layer (170) overlapping the light-emission area (EA) of the pixel, and is formed of multiple first convex parts (181) and first concave parts (183). Each of the first convex parts (181) overlaps the flattening coating layer (170) on the light-emission area (EA) upon the flattening coating layer (170) including the color filter layer (150), and each first concave part (183) is concavely arranged from the front surface (170a) of the flattening coating layer (170). The floor (or lowest surface) of each of the first concave parts (183) is spaced by a set distance from the color filter layer (150). The second corrugation pattern (180-2) is arranged within the flattening coating layer (170) overlapping with the light-emission area (EA) of the fourth subregion (SA4), the third region (A2). The second corrugation pattern (180-2) includes a plurality of second convex parts (185) and second concave parts (187). Each of the second convex parts (185) extends to a convex configuration above the flattening coating layer (170) arranged over the light-emission area (EA) of the fourth subregion (SA4). Each of the second concave parts (187) is concavely arranged from the front surface (170a) of the flattening coating layer (170), and each of the convex and concave configurations serves to enhance photon extraction efficiency. The light-emitting element (ED) uses a bottom emission method to project light toward the substrate (100). In one iteration, the first electrode (E1) is interposed in correspondence to the first corrugation pattern (180-1) located in the light-emission region (EA) of each respective subregion (SA1, SA2, SA3, SA4) and may constitute the anode electrode of the light-emitting element (ED). In another example, the emission layer (EL) is formed over the entirety of the first region (A1), along with the second region (A2), and electrically coupled to the first electrode (E1). This light-emitting layer (EL) comprises two or more emission parts for emitting white light according to one example, such as the emission layer (EL). The second electrode (E2) is formed over the light-emitting layer (EL) and designed for electrical connection with the light-emitting layer (EL). Thus, the light-emitting element (ED) emits white light based on the light emission by the light-emitting layer (EL) driven by the data signal supplied to the first electrode (E1). Moreover, the light-emitting display device according to the present application may further comprise a bank layer (190) and an encapsulation layer (200). The bank layer (190) is provided within each subregion (SA1, SA2, SA3, SA4) laid over both the first region (A1) and second region (A2). Both the light-emitting layer (EL) and the second electrode (E2) are formed on the bank layer (190), and the encapsulation layer (200) encasing the entire pixel expanse is laid over the substrate (100), covering the second electrode (E2). Optionally, the encapsulation layer (200) may be substituted as an encapsulation material enveloping the entire pixel; thereby, the resultant light-emitting structure may also vary according to embodiments. Furthermore, a light-emitting display device according to the present application options to include a polarization film adhered to the rear surface (or light extraction side) of the substrate (100). Consequently, the present application?셲 light-emitting display device variants each efficiently improve light extraction across the light-emission areas (EA) overlapping with each of the pixels (12a, 12b, 12c, 12d). Figure 5 is an enlarged sectional view accompanying Figure 3, depicting the cutting edge of representative incisions of the first corrugation pattern and the components of the light-emitting element according to one embodiment of the present application. When Figure 5 and Figure 6 are referenced with Figure 3, the first corrugation pattern (180-1) of this application according to one example entails multiple first convex parts (181). Each first convex portion (181) may be present in a projection structure extended above the color filter layer (150). These multiple first convex portions (181) are spaced hexagonally. Notably, these first convex portions (181) each incorporate cross-sections in concert with the neighboring area of the color filter layer (150). Each first convex portion (181) pursuant to one example may incorporate a base part (181a), summit (181b), and a lateral surface part (181c). The base part (181a) aligns with the bottom surface of the first convex part (181) adjacent to the color filter layer (150). The diameter (or span) (D1) of the base part (181a) is significantly larger than that of the summit (181b). The base periphery of connecting first convex portions (181) amalgamates adjacent to the coupling structure element of each first concave part (183). The summit (181b) is separated by a given height from the base part (181a), entailing a convex contour constituting the first convex part (181). The lateral surface part (181c) is interposed between the base part (181a) and the summit (181b). In examples, where the lateral surface part (181c) modifies the traversal path of incident light to amplify photon extraction efficiency, it is important that the incident angle along the lateral bend (IPP) adjusts effectively. The intersection bend (IPP) is arranged between the intersection (IP) and the first curvature (CP1) along concave surface edges converging upon the intersection (IP) and the second curvature (CP2). The first curvature (CP1) can be configured to harbor a concave surface between the intersection bend (PIP) and the base surface (183a) of the first indentation (183). Such reiterations cultivate optimized light extraction rates constrained within the potential heights (H1) and the hillside span of the first convex portions (181), along with their intersection domains. The first convex portions (181) height (H1) should be married to enabling both maximal height retention (h1) and the intersection height (h2) while the contour effectively encircles the summit (181b). Correspondingly, each first concave part (183) is spaced at measured intervals, concavely arranged from the front surface (170a) of the flattening coating layer (170). These multiple first concave parts (183) are parallel in the first direction and aligned along a second direction, according to the placement assembly to maintain along consistent depths beneath the reference layer of the front surface (170a) of the flattening coating layer (170). Every first concave part (183) arranged is facilitated via a consistent clearance maintaining an even exposure below the color filter layer (150). Total facetting distance from the edge to the color filter layer (150) should ideally not exceed 0.1 micrometers, ensuring the efficacy of maintaining a reliable central pit contour within the fabrication methods delineated by this application. Moreover, light extraction patterns derive from the effective layering of first electrodes (E1) and subsequent emission layers (EL), resulting in differential orbital directions along set segments of the configuration of first convex parts (181) and first concave parts (183). As such formation enhances applied current densities, the presented immiscibility context involves accommodating adequate substrate containment through alternate clearing of planar substrates and pattern modifications observable through condensed object manipulation during control lithography processes evident via the top-end manufacturing processes germane to fixed-component articulation. Finally, a second regional instrumental step illustrates a photolithography process that more effectively induces first pattern heights (H1), including array height (183a) of intermediate base and summit differentiation (PIP). Subsequent optical configurations built within proposed range selections align intermediary recommendations emerging consistent methodology promulgated between consecutive tapings constituted within distinct corrugation patterns tailored, among others, at requisite emission heights extending bezel features subpixel electromechanical access timing chamber sublayer capacitors phenom padding distances confronting optical androgenic gate wire flexachieved electrodes afterstate shell elevates connectivity alignment novels transmission capacitors relative threshold alignment fold.	1
1020230045334	본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 도 1을 참조하면, 본 발명의 제1 실시예에 따른 유기전계발광소자(100)는 양극(110), 정공주입층(120), 정공수 상기 양극(110)은 정공을 주입하는 전극으로 일함수가 높은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 상기 정공주입층(120)은 양극(110)으로부터 발광층(140)으로 정공의 주입을 원활하게 하는 역할을 할 수 상기 정공수송층(130)은 정공의 수송을 원활하게 하는 역할을 하며, NPDNPD(N, N’-bis(naphthalene-1-yl)-N,N 상기 발광층(140)은 적색(R), 녹색(G) 또는 청색(B)을 발광할 수 있으며, 형광 물질로 이루어질 수 있다. 발광층(140)이 적색인 경우, PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이 -14-그리고, 유기전계발광소자는 발광층(140) 상에 전자수송층(150)이 위치한다. 전자수송층(150)은 전자이동도가 그리고, 본 발명의 화합물은 터피리딘 유도체에 연결된 벌키하지 않은 브릿지를 포함한다. 일반적으로 화합물의 공개특허 10-2017-0037787 화학식 1로 표시되는 화합물은 하기 화학식 2 내지 5로 표시되는 화합물일 수 있다. [화학식 2] [화학식 4] 상기 화학식 2 내지 5에서, Ar1은 분자량 400 이하의 치환 또는 비치환의 1 내지 3개의 질소를 포함하는 헤테로 공개특허 10-2017-0037787 공개특허 10-2017-0037787 공개특허 10-2017-0037787 공개특허 10-2017-0037787 전자수송층(150)의 두께는 1 내지 150nm일 수 있다. 여기서, 상기 전자수송층(150)의 두께가 1nm 이상이면 전자 상기 전자주입층(210)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxy quinolino)aluminum), 상기 음극(220)은 전자 주입 전극으로, 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이 -20-도 2는 본 발명의 제2 실시예에 따른 유기전계발광소자를 나타낸 도면이다. 하기에서는 전술한 제1 실시예와 동 도 2를 참조하면, 본 발명의 유기전계발광소자(100)는 양극(110)과 음극(220) 사이에 위치하는 발광부들(ST1, 상기 제1 발광부(ST1)는 제1 발광층(140)을 포함한다. 제1 발광층(140)은 적색(R), 녹색(G), 청색(B) 또는 옐로 본 실시예에서는 옐로그린을 발광하는 제1 발광층(140)의 단층 구조를 예로 설명한다. 제1 발광층(140)은 제1 발광부(ST1)는 양극(110)과 제1 발광층(140) 사이에 정공주입층(120)과 제1 정공수송층(130)을 포함하고, 제1 전자수송층(150)은 Alq3(tris(8-hydroxyquinolinato)aluminum), PBD(2-(4-biphenyl)-5-(4-tert- 제1 발광부(ST1)와 제2 발광부(ST2) 사이에는 전하생성층(Charge Generation Layer; CGL)(160)이 위치한다. 상 N형 전하생성층(160N)은 금속 또는 N형이 도핑된 유기물질로 이루어질 수 있다. 여기서, 상기 금속은 Li, Na, 그리고, P형 전하생성층(160P)은 금속 또는 P형이 도핑된 유기물질로 이루어질 수 있다. 여기서, 상기 금속은 그리고, 상기 전하생성층(160) 상에 제2 정공수송층(180), 제2 발광층(190), 제2 전자수송층(200) 및 전자주입 제2 발광층(190)은 적색(R), 녹색(G) 또는 청색(B)을 발광할 수 있으며, 형광 물질로 이루어질 수 있다. 본 실 상기 제2 발광부(ST2)는 전하생성층(160)과 상기 제2 발광층(190) 사이에 제2 정공수송층(180)을 포함하고, 제2 제2 전자수송층(200)은 전술한 제1 실시예의 전자수송층과 동일하게 이루어진다. 제2 전자수송층(200)은 전자가 따라서, 전하생성층(160) 상에 제2 정공수송층(180), 제2 발광층(190), 제2 전자수송층(200) 및 전자주입층 전술한 본 발명의 제2 실시예에서는 제2 전자수송층(200)에 본 발명의 화합물을 포함하는 것을 개시하였다. 그 따라서, 본 발명의 화합물로 전자수송층을 형성함으로써, 전자 수송 특성을 향상시켜 소자의 구동전압을 낮추고 도 3은 본 발명의 제3 실시예에 따른 유기전계발광소자를 나타낸 도면이다. 하기에서는 전술한 제1 및 제2 실시 도 3을 참조하면, 본 발명의 유기전계발광소자(100)는 양극(110)과 음극(220) 사이에 위치하는 복수의 발광부들 -22-복수의 발광부들 중 제1 발광부(ST1)는 제1 발광층(140)을 포함한다. 제1 발광층(140)은 적색, 녹색 및 청색 중 상기 제1 발광부(ST1)는 양극(110)과 제1 발광층(140) 사이에 정공주입층(120), 제1 정공수송층(130)을 포함하 상기 제1 발광부(ST1) 상에 제2 발광층(190)을 포함하는 제2 발광부(ST2)가 위치한다. 제2 발광층(190)은 적색, 그리고, 상기 제1 발광부(ST1)와 상기 제2 발광부(ST2) 사이에 제1 전하생성층(160)이 위치한다. 제1 전하생성 상기 제2 발광부(ST2) 상에 제3 발광층(250)을 포함하는 제3 발광부(ST3)가 위치한다. 제3 발광층(250)은 적색, 상기 제3 발광부(ST3)는 제2 발광부(ST2) 상에 제3 정공수송층(240)을 포함하고, 제3 발광층(250) 상에 제3 전 제3 전자수송층(260)은 전술한 제1 실시예의 전자수송층과 동일하게 이루어진다. 제3 전자수송층(260)은 전자가 따라서, 제2 발광부(ST2) 상에 제3 정공수송층(240), 제3 발광층(250), 제3 전자수송층(260) 및 전자주입층 상기 제2 발광부(ST2)와 상기 제3 발광부(ST3) 사이에 제2 전하생성층(230)이 위치한다. 제2 전하생성층(230)은 제3 발광부(ST3) 상에는 음극(220)이 구비되어 본 발명의 제3 실시예에 따른 유기전계발광소자를 구성한다. 질소 분위기하에서, 2-(4-(4-브로모페닐)-6-(피리딘-2-일)피리딘-2-일)피리딘(2-(4-(4-bromophenyl)-6- 2) 화합물 1-9의 합성 공개특허 10-2017-0037787 -24-질소 분위기하에서, 2-(4-(4-브로모페닐)-6-(피리딘-2-일)피리딘-2-일)피리딘(2-(4-(4-bromophenyl)-6- 질소 분위기하에서, 2-(4-브로모-6-(피리딘-2-일)피리딘-2-일)피리딘(2-(4-bromo-6-(pyridin-2-yl)pyridin-2- 질소 분위기하에서, 2-(4-(4-브로모페닐)-6-(피리딘-2-일)피리딘-2-일)피리딘(2-(4-(4-bromophenyl)-6- 이하, 본 발명의 유기전계발광소자를 제작한 실시예를 개시한다. 하기 전자수송층의 재료 등이 본 발명의 범위 공개특허 10-2017-0037787 <비교예 2> 전술한 비교예 1과 동일한 구성으로, 전자수송층은 상기 화합물 1-4만으로 형성하였다. <실시예 2> 전술한 비교예 1, 2, 본 발명의 실시예 1, 2 및 3에 따라 제조된 소자의 구동전압, 효율, 색좌표 및 수명을 측 또한, 비교예 1, 2 및 본 발명의 실시예 1에 따라 제작된 소자의 발광 스펙트럼을 측정하여 도 4에 나타내었고, 또한, 본 발명의 화합물에서 브릿지의 파라 위치에 치환된 치환기를 포함하는 비교 화합물로 전자수송층을 형성 공개특허 10-2017-0037787 실험 2 : 다층 발광부 소자의 특성 <실시예 5> 상기 표 2를 참조하면, 전자수송층에 안트라센계 화합물과 카바졸계 화합물을 혼합한 비교예 3에 비해, 본 발명 상기 도 7을 참조하면, 본 발명의 실시예 4와 5에 따른 소자는 비교예 1 및 2와 동등한 수준의 발광 세기를 나 이 결과를 통해, 본 발명의 유기전계발광소자는 두 재료를 포함하는 전자수송층을 하나의 재료로 줄이면서 동등 본 발명의 화합물은 전자가 풍부한 질소를 3개 포함하여 빠른 전자이동도를 가진 터피리딘 유도체를 포함함으로 따라서, 본 발명의 화합물로 전자수송층을 형성함으로써, 전자 수송 특성을 향상시켜 소자의 구동전압을 낮추고 이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속 100 : 유기전계발광소자 110 : 양극도 1은 본 발명의 제1 실시예에 따른 유기전계발광소자를 나타낸 도면. [0051]	The advantages and features of the present invention, and the methods for achieving them, are detailed in the following embodiments, such as the first and second embodiments, which describe various components in conjunction with the accompanying drawings, without limiting these components by such terms. Referring to FIG. 1, an organic light-emitting diode (OLED) 100 according to a first embodiment of the present invention includes an anode 110, a hole injection layer 120, and a hole transporting layer. The anode 110 functions as a hole-injecting electrode made of high-work-function materials such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). The hole injection layer 120 facilitates the injection of holes from the anode 110 to the light-emitting layer 140. The hole transporting layer 130 aids in the smooth transport of holes and may include materials such as NPD (N,N'-bis(naphthalene-1-yl)-N,N'). The light-emitting layer 140 can emit red (R), green (G), or blue (B) and may consist of fluorescent materials. In the case of a red-emitting light-emitting layer 140, it may include fluorescent materials such as PBD:Eu(DBM)3(Phen) or Perylene. The OLED further includes an electron transporting layer 150 positioned above the light-emitting layer 140, having a high electron mobility, and the compounds of the present invention include a non-bulky bridge connected to a terpyridine derivative. Generally, compounds represented by chemical formula 1 in disclosed patent 10-2017-0037787 may also be represented by chemical formulas 2 to 5. In formulas 2 to 5, Ar1 may be a heteroaromatic compound containing 1 to 3 nitrogen atoms and having a molecular weight of 400 or less. The electron transporting layer 150 may have a thickness ranging from 1 to 150 nm, where the thickness of 1 nm or more allows for adequate electron mobility. The electron injection layer 210 smoothly facilitates electron injection and may include materials such as Alq3 (tris(8-hydroxy quinolino)aluminum). The cathode 220 is an electron-injecting electrode with a low work function and may be made from magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag), or other metals. FIG. 2 illustrates an OLED according to the second embodiment of the present invention. Referring to FIG. 2, the OLED 100 of the present invention includes light-emitting sections (ST1, ST2) positioned between the anode 110 and the cathode 220. The first light-emitting section (ST1) includes a first light-emitting layer 140, which can emit red (R), green (G), blue (B), or yellow. This embodiment demonstrates a single-layer structure of the first light-emitting layer 140 that emits yellow-green. The first light-emitting section (ST1) includes a hole injection layer 120 and a first hole transporting layer 130 between the anode 110 and the first light-emitting layer 140. A first electron transport layer 150 may include materials like Alq3 or PBD. A charge generation layer (CGL) 160 is located between the first light-emitting section (ST1) and the second light-emitting section (ST2). The N-type charge generation layer 160N may be composed of metal or N-doped organic material, where the metal could be Li or Na. The P-type charge generation layer 160P could similarly be composed of metal or P-doped organic material. Above the charge generation layer 160, the second hole transporting layer 180, the second light-emitting layer 190, the second electron transporting layer 200, and the electron injection layer are formed. The second light-emitting layer 190 can emit red (R), green (G), or blue (B) and may consist of fluorescent materials. The second light-emitting section (ST2) includes a second hole transporting layer 180 positioned between the charge generation layer 160 and the second light-emitting layer 190, and the second electron transporting layer 200 is formed identically to the electron transporting layer of the first embodiment. Therefore, a structure including the charge generation layer 160, the second hole transporting layer 180, the second light-emitting layer 190, the second electron transporting layer 200, and the electron injection layer is constructed. In the second embodiment of the invention, it was disclosed that the compound of the present invention is included in the second electron transporting layer 200. By forming the electron transporting layer with the compound of the present invention, the electron transport characteristics are improved, reducing the drive voltage of the device. FIG. 3 illustrates an OLED according to the third embodiment of the present invention. In this embodiment, referring to FIG. 3, the OLED 100 includes a plurality of light-emitting sections located between the anode 110 and the cathode 220. Among these, the first light-emitting section (ST1) includes the first light-emitting layer 140 that can emit one among red, green, and blue. The first light-emitting section (ST1) includes a hole injection layer 120 and a first hole transporting layer 130 positioned between the anode 110 and the first light-emitting layer 140. The second light-emitting section (ST2), which includes the second light-emitting layer 190, is located above the first light-emitting section (ST1). Positioned between the first light-emitting section (ST1) and the second light-emitting section (ST2) is the first charge generation layer 160. The third light-emitting section (ST3), including the third light-emitting layer 250, is located above the second light-emitting section (ST2). The third light-emitting section (ST3) includes a third hole transporting layer 240 above the second light-emitting section (ST2) and has a third electron transporting layer 260 and the electron injection layer above the third light-emitting layer 250. The third electron transporting layer 260 is constituted identically to the electron transporting layer in the first embodiment. Thus, the structure, including the third hole transporting layer 240, the third light-emitting layer 250, the third electron transporting layer 260, and the electron injection layer, is formed on the second light-emitting section (ST2). A second charge generation layer 230, which is positioned between the second light-emitting section (ST2) and the third light-emitting section (ST3), forms a part of the OLED of the third embodiment with a cathode 220 provided on the uppermost third light-emitting section (ST3). The synthesis of compound 1-9 under a nitrogen atmosphere is disclosed. The constructs for producing an OLED of the present invention are set forth herein. In Comparative Example 2, an electron transporting layer composed only of compound 1-4, the same structure as Comparative Example 1 was used. Based on Examples 2 and 5, produced according to Examples 1, 2, and 3, as well as Comparative Examples 1 and 2, the driving voltage, efficiency, color coordinates, and lifespan metrics of the OLED were evaluated, and light emission spectra are illustrated in FIG. 4. The compound of the present invention, which forms an electron transporting layer, improves electron transportation characteristics, thus reducing the device's operating voltage. Although the above embodiments of the present invention have been explained with reference to the accompanying drawings, the technical scope encompassing the present invention is not limited to these specific configurations.	1
1020150136854	표시영역(110)에는 표시패널내에 수직방향(y-방향)으로 배치되고 상기 게이트드라이버(130)와 접속되어 스캔펄 상기 복수의 게이트라인(GL) 및 수평 데이터라인(HDL)에 의해 매트릭스 형상으로 배치되는 복수의 화소가 정의 게이트드라이버(130)는 표시패널(100)의 더미영역(120) 상부측에 배치된다. 상기 게이트드라이버(130)는 또한, 도면에는 도시하지 않았지만, 상기 더미영역(120)의 상부측에는 표시영역(110)의 게이트라인(GL)과 게이 데이터드라이버(140)는 TCP(Tape Carrier Package)의 IC영역에 실장되거나 COF(ChipOn Film)방식으로 베이스필 또한, 도면에는 도시하지 않았지만, 상기 더미영역(120)의 하부측에는 표시영역(110)의 수직데이터라인(VDL)과 -5-이와 같이, 본 발명에서는 게이트드라이버(130)가 표시패널(100)의 상부측 더미영역(120)에 배치되고 데이터드 종래 유기전계발광 표시장치에서는 게이트드라이버, 게이트패드, 게이트링크라인 등이 표시패널(100)의 좌우측 상기 게이트드라이버(130)는 타이밍컨트롤러(160)에서 생성된 게이트제어신호를 이용하여 복수의 게이트라인 상기 게이트드라이버(130)로부터 연장되어 있는 상기 게이트라인(GL)은 표시영역(110) 내에 수직데이터라인 도면에는 도시하지 않았지만, 상기 더미영역(120)의 상부측에는 복수의 게이트패드와 게이트링크라인에 배치되 도면에서는 상기 게이트드라이버(130)의 1개의 블럭으로 구성되지만, 상기 게이트드라이버(130)는 복수의 블럭 데이터드라이버(140)는 상기 타이밍컨트롤러(160)로부터 입력되는 상기 영상데이터를 데이터전압으로 변환하여 상기 데이터드라이버(140)로부터 연장되는 복수의 수직 데이트라인(VDL)은 표시영역(110)내에 상기 게이트라인 상기 데이터드라이버(130)는 타이밍컨트롤러(160)로부터 입력되는 소스스타트펄스(Source Start Pulse;SSP)를 상기와 같은 구동을 위해, 상기 데이터드라이버(140)는 쉬프트레지스터부, 래치부, 디지털아날로그변환부 및 출 상기 쉬프트레지스터부는 상기 타이밍컨트롤러(160)로부터 수신된 데이터 제어신호들을 이용하여 샘플링신호를 또한, 상기 래치부는 상기 타이밍컨트롤러(140)로부터 순차적으로 수신된 디지털 영상데이터를 래치하고 있다가 -6-상기 디지털아날로그변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 상기 출력버퍼는 상기 디지털아날로그변환부로부터 전송된 정극성 또는 부극성의 데이터전압을 타이밍컨트롤러 도면에서는 데이터드라이버(140)가 2개의 집적회로로 구성되지만, 1개의 집적회로 또는 3개 이상의 집적회로로 상기 타이밍컨트롤러(160)에서 발생되는 상기 게이트제어신호에는 게이트스타트펄스, 게이트쉬프트클럭, 게이트 상기 인쇄회로기판(180)은 표시패널(100)의 하부측 더미영역(120)에 부착된다. 이때, 상기 인쇄회로기판(180)은 상기 구동전압공급부(150)는 파워라인(PL)과 접속되어 패널(100)의 각 화소에 구동전압을 공급한다. 상기 구동전압공급부(150)가 표시패널(100)의 더미영역(120)에 실장되는 타이밍컨트롤러(150)에 내장되어 있는 본 발명의 표시영역에는 게이트드라이버(130)로부터 수직방향(y-방향)으로 연장되는 복수의 게이트라인(GL)과, 도면에는 도시하지 않았지만, 표시영역에는 각각의 서브화소(sub_PXL)에 게이트스타트펄스를 인가하는 스타트신 서로 교차하는 복수의 게이트라인(GL)과 복수의 수평 데이터라인(HDL)에 의해 복수의 R,G,B 서브화소(sub_PXL) 수직방향(y-방향)으로 배열되는 복수의 화소열 각각은 2개의 게이트라인(GL)을 보유한다. 이때, 2개의 게이트라 복수의 화소열 각각은 3개의 수직 데이터라인(VDL) 및 2개의 게이트인(GL)을 보유한다. 상기 3개의 수직 데이터 복수의 화소행 각각은 3개의 수평 데이터라인(HDL)을 보유한다. 상기 수평 데이터라인(HDL)은 수직 데이터라인 도면에 도시된 바와 같이, 제1화소열의 좌측에는 1개의 R 수직데이터라인(VLD(R))이 배치되고 제1화소열과 제2 상기 제1화소열의 좌측의 더미영역에 수직 데이터라인(VLD)이 2개 또는 3개 배치될 수 있지만, 이 경우 상기한 또한, 하나의 화소열에는 2개의 게이트라인(GL)이 배치되는데, 이때 상기 2개의 게이트라인(GL)은 화소내의 R 하나의 화소행에는 3개의 수평 데이터라인(HDL(R),HDL(G),HDL(B))이 배치된다. 이때, 3개의 수평 데이터라인 종래의 유기전계발광 표시장치의 서브화소(sub_PXL)가 서로 교차하는 게이트라인과 데이터라인에 의해 정의되고 종래 유기전계발광 표시장치에서는 게이트라인이 수평방향으로 연장되고 데이터라인이 수직방향으로 연장되는 이러한 수직 데이터라인(VDL)의 추가는 표시영역의 폭을 증가시킴으로써 유기전계발광 표시장치의 가로폭을 증 더욱이, 본 발명에서는 게이트구동소자(130) 및 상기 게이트구동소자(130)를 게이트라인(GL)에 접속하기 위한 상기와 같은 구조의 표시패널(100)의 구동방법을 간단히 설명한다. 우선, 상기 제1게이트라인(GL)을 통해 도 2에 도시된 상기 패널(100)의 좌측에 배치된 제1화소열의 2개의 게이 공개특허 10-2017-0080233 이와 동시에 제1화소열의 제1수직데이터라인(VGL(R)) 및 제3수직데이터라인(VGL(B))을 통해 데이터전압(R,B)이 그 후, 제1화소열의 2개의 게이트라인(GL)중 우측에 배치된 두번째의 게이트라인(GL)에 제2스캔펄스가 이와 동시에 제1화소열의 제2수직데이터라인(VGL(G))을 통해 데이터전압(G)이 인가되며, 이 인가된 데이터전압 이와 같이, R,G,B 서브화소(sub_PXL)의 구동에 의해 하나의 단위화소에 화상이 구현되며, 전체 표시패널(100)의 결론적으로, 종래 유기전계발광 표시장치에서는 게이트라인이 수평방향을 배치되고 데이터라인은 수평방향으로 따라서, 종래 유기전계발광 표시장치와 동일한 게이트구동소자 및 데이터구동소자를 사용할 수 있으므로, 화소 100 : 표시패널 110 : 표시영역도 1은 본 발명에 따른 표시장치를 개략적으로 나타내는 도면. [0012]	In a display area (110), a plurality of pixels arranged in a matrix form by a plurality of gate lines (GL) and horizontal data lines (HDL) are defined, with the gate driver (130) disposed on the upper side of the dummy area (120) of the display panel (100). The gate driver (130) is connected to the gate lines (GL) of the display area (110) and may be mounted in the IC area of a Tape Carrier Package (TCP) or via a Chip-On Film (COF) method. Although not depicted, on the lower side of the dummy area (120), vertical data lines (VDL) of the display area (110) are arranged likewise. In this invention, the gate driver (130) is positioned in the upper dummy area (120) of the display panel (100), whereas conventional organic electroluminescent display devices have gate drivers, gate pads, and gate link lines on the left and right sides. The gate driver (130) utilizes gate control signals generated by a timing controller (160) to control multiple gate lines extending from the gate driver (130). Although not shown in drawings, a plurality of gate pads and gate link lines are also placed on the upper side of the dummy area (120). Typically illustrated as a single block, the gate driver (130) can consist of multiple blocks. The data driver (140) converts video data input from the timing controller (160) into data voltage. Multiple vertical data lines (VDL) extending from the data driver (140) are within the display area (110). The data driver (130) receives a Source Start Pulse (SSP) from the timing controller (160) for driving. A shift register unit, latch unit, digital-analog conversion unit, and output buffer are configured within the data driver (140). The shift register unit samples control signals received from the timing controller (160), and the latch unit sequentially latches digital video data received from the timing controller (140). At the same time, the digital-analog conversion unit processes video data sent from the latch unit into positive or negative polarity signals. The output buffer outputs the data voltage converted by the digital-analog conversion unit based on timing controller signals. Illustrated as comprising two integrated circuits in the figure, the data driver (140) can be configured with one or three or more. The timing controller (160) generates the gate control signal, including a gate start pulse, gate shift clock, and gate activation timing. The printed circuit board (180) attaches to the lower dummy area (120) of the display panel (100). It receives power from the driving voltage supply unit (150), which connects to the power line (PL), delivering driving voltage to each pixel within the panel (100). The driving voltage supply unit (150) is embedded within the timing controller (150) and mounted in the dummy area (120). The display area contains multiple gate lines (GL) extending vertically (y-direction) from the gate driver (130), and despite not being depicted, there are start signals applied to each sub-pixel (sub_PXL). A plurality of R, G, B sub-pixels (sub_PXL) is arranged in vertical pixel columns, each possessing two gate lines (GL) intersected by multiple gate lines (GL) and horizontal data lines (HDL). Each pixel column possesses three vertical data lines (VDL) and two gate lines (GL). Each pixel row holds three horizontal data lines (HDL), which intersect with vertical data lines. As depicted in the drawing, one R vertical data line (VLD(R)) is located on the left of the first pixel column, and two or three vertical data lines (VLD) may be placed in the left dummy area of the first pixel column. One pixel column contains two gate lines (GL), wherein the R, G, B sub-pixels (sub_PXL) within each pixel are defined by intersecting gate and data lines typical of conventional organic electroluminescent display devices, where gate lines extend horizontally and data lines vertically. The addition of vertical data lines (VDL) broadens the width of the display area, therefore increasing the horizontal width of the organic electroluminescent display device. This invention also includes a method for driving the display panel (100) of the described structure. Initially, data voltages (R, B) are applied via the first vertical data line (VGL(R)) of the first pixel column on the left of panel (100), depicted in FIG. 2, and the third vertical data line (VGL(B)). Subsequently, the second scan pulse is applied to the second gate line (GL) positioned to the right of the two gate lines (GL) of the first pixel column while imposing the data voltage (G) via the second vertical data line (VGL(G)) of the first pixel column. Such activation of R, G, B sub-pixels (sub_PXL) implements an image in a single unit pixel and across the entire display panel (100). In conclusion, because conventional organic electroluminescent display devices have horizontally aligned gate lines and vertically oriented data lines, utilizing the same gate and data drive components results in cost-effective pixel fabrication while maintaining functionality. Reference numerals: 100 denotes the display panel; 110 denotes the display area, as schematically illustrated in figure 1 of this invention's display apparatus. [0012]	1
1020150191544	도 3은 도 2의 터치 전극 어레이 및 이의 터치 패드 전극과 FPC 본딩을 나타낸 단면도	FIG. 3 is a cross-sectional view illustrating the touch electrode array and its touch pad electrode of FIG. 2 and the bonding of the FPC.	1
1020150152458	도 3은 본 발명의 실시예에 따른 유기발광다이오드소자의 개략적인 단면도이다.	FIG. 3 is a schematic cross-sectional view of an organic light-emitting diode device according to an embodiment of the present invention.	1
1020150130518	또한, 터치 컨트롤러(110)는 마이크로 컨트롤 유닛(Micro Control Unit)으로 구현될 수도 있다. 공개특허 10-2018-0072042 -10-터치 컨트롤러(110)는 터치회로(100)의 내부에 포함될 수도 있고 터치회로(100)와 별도로 구성될 수도 있다. 또한, 구동 전극과 센싱 전극 사이에는 뮤추얼 캐패시턴스(Mutual Capacitance)가 형성된다. 각 터치전극(TE)과 터치 오브젝트 사이에는 셀프 캐패시턴스(Self Capacitance)가 형성된다. 실시예들에 따른 터치 센싱 장치는 이러한 셀프 캐패시턴스(Self Capacitance)의 차이를 토대로 터치 유무 및/ 도 2는, 실시예들에 따른 터치 센싱 장치가 셀프 캐패시턴스(Self Capacitance)에 기반하여 터치 정보를 획득하 또한, 터치회로(100)는, 전치 증폭기(Pre-AMP)의 출력 신호(Vout)를 적분하는 적분기(INTG)와, 적분기(INTG)의 이를 통해, 전하 제어 회로(400)는, 전치 증폭기(Pre-AMP)의 패드백 캐패시터(CFB)에 충전되는 전하량의 증감을 제1 P타입 트랜지스터(MP1)는, 전치 증폭기(Pre-AMP)의 반전 입력단(IN1)으로 전하를 주입(Inject) 해주는 트랜 이로 인해, 전하 제어 회로(400)는 미러링 전하 제어기(Mirroring Charge Controller)라고도 하며, 전하 제거 전술한 바에 따르면, 전하 제어 캐패시터(CCR), 전하 제어 펄스(VCR) 및 크기 비율(W/L Ratio)를 포함하는 3가 이에 따라, 전치 증폭기(Pre-AMP)의 반전 입력단(IN1)으로 전하가 추가로 주입(Inject) 될 수 있다. 전술한 바에 따르면, 전하 제어 캐패시터(CCR), 전하 제어 펄스(VCR) 및 크기 비율(W/L Ratio)를 포함하는 3가 적분기(INTG)는, 전치 증폭기(Pre-AMP)의 출력 전압(Vout)을 적분하여 적분 값을 출력한다. 이렇게 출력된 디지털 센싱값을 포함하는 센싱 데이터는, 터치 컨트롤러(110)로 전송된다. 도 19는 실시예들에 따른 터치회로(100)의 기능 블록 다이어그램(Function Block Diagram)이다.No matching diagram found.	Additionally, the touch controller (110) may be implemented as a Micro Control Unit (MCU). According to Patent Publication No. 10-2018-0072042, the touch controller (110) may be included within the touch circuit (100) or may be configured separately from the touch circuit (100). Furthermore, mutual capacitance is formed between the drive electrode and the sensing electrode. Self capacitance is formed between each touch electrode (TE) and the touch object. In accordance with embodiments, the touch sensing device detects the presence or absence of a touch based on differences in self capacitance. Figure 2 illustrates a touch sensing device acquiring touch information based on self capacitance according to embodiments. Moreover, the touch circuit (100) includes an integrator (INTG) that integrates the output signal (Vout) of a pre-amplifier (Pre-AMP). Through this, the charge control circuit (400) can increase or decrease the amount of charge stored in the feedback capacitor (CFB) of the pre-amplifier (Pre-AMP). The first P-type transistor (MP1) injects charge into the inverted input terminal (IN1) of the pre-amplifier (Pre-AMP). Consequently, the charge control circuit (400) is also referred to as a mirroring charge controller, and a charge removal operation is performed as previously described. According to the foregoing, the system comprises three elements: a charge control capacitor (CCR), a charge control pulse (VCR), and a size ratio (W/L Ratio), allowing for additional charge injection into the inverted input terminal (IN1) of the pre-amplifier (Pre-AMP). The integrator (INTG) outputs an integral value by integrating the output voltage (Vout) of the pre-amplifier (Pre-AMP). The sensing data, which includes this outputted digital sensing value, is transmitted to the touch controller (110). Figure 19 is a functional block diagram of the touch circuit (100) according to embodiments. No matching diagram found.	1
1020160175041	도 1은 본 발명의 실시예들에 따른 유기발광표시장치의 개략적인 시스템 구성도이다. [0048]	FIG. 1 is a schematic system configuration diagram of an organic light emitting display device according to embodiments of the present invention. [0048]	1
1020180078969	도 1은 본 발명에 따른 터치 디스플레이 장치를 나타내는 사시도이다. 도 1에 도시된 터치 디스플레이 장치는 터치 기간동안 도 2에 도시된 터치 전극들(152e,154e)을 통해 사용자의 이를 위해, 터치 디스플레이 장치는 기판(111) 상에 매트릭스 형태로 배열된 다수의 서브 화소들(SP)로 이루어 단위 화소는 일렬로 배치된 적색(R), 녹색(G) 및 청색(B) 서브 화소(SP)로 구성되거나, 도 1에 도시된 바와 같 다수의 서브 화소들(SP) 각각은 화소 구동 회로와, 화소 구동 회로와 접속되는 발광 소자(120)를 구비한다. 화소 구동 회로는 스위칭 트랜지터(T1), 구동 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 구비한다. 한편, 스위칭 트랜지스터(T1)는 스캔 라인(SL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 구동 트랜지스터(T2)는 그 구동 트랜지스터(T2)의 게이트 전극에 공급되는 데이터 신호에 응답하여 고전압(VDD) 이러한 구동 박막트랜지스터(T2,130)는 도 3에 도시된 바와 같이 버퍼층(112) 상에 배치되는 반도체층(134)과, 발광 소자(120)는 애노드 전극(122)과, 애노드 전극(122) 상에 형성되는 발광 스택(124)과, 발광 스택(124) 위 애노드 전극(122)은 화소 평탄화층(118)을 관통하는 화소 컨택홀을 통해 노출된 구동 박막트랜지스터(T2, 130) 적어도 하나의 발광 스택(124)은 뱅크(128)에 의해 마련된 발광 영역의 애노드 전극(122) 상에 형성된다. 적어 캐소드 전극(126)은 발광 스택(124)을 사이에 두고 애노드 전극(122)과 대향하도록 형성된다. 이 캐소드 전극 봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(120)로 외부의 수분이나 산소가 침투되는 것을 차 -6-제1 무기 봉지층(142)은 발광 소자(120)와 가장 인접하도록 캐소드 전극(126)이 형성된 기판(111) 상에 형성된 유기 봉지층(144)은 유기 발광 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 이러한 유기 봉지층(144)이 잉크젯 방식을 통해 형성되는 경우, 액상 형태의 유기 봉지층(144)이 기판(111)의 제 2 무기 봉지층(146)은 유기 봉지층(144)이 형성된 기판(111) 상에 유기 봉지층(144) 및 제1 무기 봉지층 이와 같은 봉지 유닛(140) 상에는 터치 절연막(156)과, 그 터치 절연막(156)을 사이에 두고 교차되게 배치되는 터치 구동 라인(152)은 다수의 제1 터치 전극들(152e)과, 다수의 제1 터치 전극들(152e) 사이를 전기적으로 연 다수의 제1 터치 전극들(152e)은 터치 절연막(156) 상에서 제1 방향인 X 방향을 따라 일정한 간격으로 제1 브릿지(152b)는 터치 절연막(156)을 관통하는 터치 컨택홀(158)을 통해 노출되어 제1 터치 전극(152e)과 전 터치 센싱 라인(154)은 다수의 제2 터치 전극들(154e)과, 다수의 제2 터치 전극들(154e) 사이를 전기적으로 연 다수의 제2 터치 전극들(154e)은 터치 절연막(156) 상에서 제2 방향인 Y방향을 따라 일정한 간격으로 이격된다. 제2 브릿지(154b)는 제2 터치 전극(154e)과 동일 평면인 터치 절연막(156) 상에 배치되어 별도의 컨택홀 없이 한편, 터치 구동 라인(152) 및 터치 센싱 라인(154) 각각과 봉지 유닛(140) 사이에는 터치 버퍼막(148)이 배치 이러한 제1 및 제2 터치 전극(152e,154e)과 제1 및 제2 브릿지(152b,154b)는 각 서브 화소(SP)의 발광 영역과 등록특허 10-2733085 제1 및 제2 터치 전극(152e,154e)과 제1 및 제2 브릿지(152b,154b)는 투명 도전막보다 전도성이 좋아 저저항 전 이와 같은, 본 발명의 터치 구동 라인(152) 및 터치 센싱 라인(154) 각각은 라우팅 라인(150) 및 터치 패드 라우팅 라인(150)은 터치 구동부에서 생성된 터치 구동 펄스를 터치 패드(170)를 통해 터치 구동 라인(152)에 라우팅 라인(150)은 도 2에 도시된 바와 같이 제1 터치 전극(152e)으로부터 액티브 영역의 좌측 및 우측 중 적 라우팅 라인(150)은 터치 버퍼막(148) 및 무기 봉지층(142,146) 중 적어도 어느 하나 상에서, 터치 버퍼막(148) 터치 패드(170)는 터치 구동부가 실장된 신호 전송 필름(도시하지 않음)과 접속된다. 이러한 터치 패드(170)는 제1 터치 패드 전극(172)은 봉지 유닛(140) 하부에 배치되는 기판(111), 버퍼층(112) 및 층간 절연막(114) 중 제1 터치 패드 전극(172)은 제1 및 제2 터치 보조 전극(192,194)을 통해 라우팅 라인(150)과 전기적으로 접속된 제2 터치 패드 전극(174)은 터치 버퍼막(148) 및 터치 절연막(156)을 관통하는 터치 패드 컨택홀(176)을 통해 이러한 제2 터치 패드 전극(174)은 라우팅 라인(150)으로부터 신장되어 형성되며, 이방성 도전 필름(도시하지 한편, 터치 패드(170)가 배치된 비액티브(베젤) 영역에는 표시 패드(108) 및 전원 패드(160A,160B)도 함께 배치 다수의 전원 패드(160A,160B)는 저전위 전압(VSS) 또는 고전위 전압(VDD)을 공급하는 구동 전원 라인(180)과 접 제1 전원 패드 전극(162)은 봉지 유닛(140) 하부에 배치되는 기판(111), 버퍼층(112) 및 층간 절연막(114) 중 제1 전원 패드 전극(162)은 제1 및 제2 전원 보조 전극(196,168)을 통해 구동 전원 라인(180)과 전기적으로 접 제1 전원 보조 전극(196)은 구동 전원 라인(180)의 제1 구동 전원 라인(182)으로부터 신장되어 형성된다. 이 제2 전원 보조 전극(168)은 층간 절연막(114)을 관통하는 제1 전원 보조홀(188a)을 통해 노출되어 제1 전원 보 제2 전원 패드 전극(164)은 터치 버퍼막(148) 및 터치 절연막(156)을 관통하는 전원 패드 컨택홀(166)을 통해 이러한 전원 패드(160A,160B) 및 터치 패드(170) 및 표시 패드(108)가 배치되는 비액티브 영역은 도 5에 도시된 또한, 벤딩 영역(BA)에는 그 벤딩 영역(BA)이 쉽게 벤딩되도록 크랙 방지층(178)이 배치된다. 크랙 방지층 이와 같은 본 발명의 전원 패드(160A,160B)와 접속되는 구동 전원 라인(180)은 댐(104) 바깥쪽에 배치되는 좌측 제1 구동 전원 라인(182)은 봉지 유닛(140) 하부에 배치되는 게이트 전극(132), 소스 전극(136), 드레인 전극 제2 구동 전원 라인(184)은 봉지 유닛(140) 상부에 배치되는 터치 전극(152e,154e) 및 제1 브릿지(152b) 중 적 등록특허 10-2733085 이러한 제2 구동 전원 라인(184)은 터치 버퍼막(148) 및 터치 절연막(156)을 관통하는 다수의 전원 컨택홀(18 이와 같이, 본 발명은 도 7에 도시된 바와 같이 고전위 전압(VDD) 및 저전위 전압(VSS) 중 적어도 어느 하나를 또한, 제1 및 제2 구동 전원 라인(182,184)을 포함하는 다층 구조의 구동 전원 라인(180)을 단층 구조의 구동 도 8 및 도 9에 도시된 터치 디스플레이 장치는 제1 실시 예에 따른 터치 디스플레이 장치와 대비하여 제3 전원 제3 전원 패드(160C)는 제1 및 제2 전원 패드(160A,160B) 사이에 배치되며, 다수의 표시 패드들(108) 또는 터치 적어도 하나의 제3 구동 전원 라인(212)은 도 11에 도시된 바와 같이 벤딩 영역(BA)의 적어도 일부에 형성되거 이와 같이, 본 발명에 따른 표시 장치는 제1 내지 제3 전원 패드(160A,160B,160C)를 통해 고전위 전압(VDD) 및 또한, 본 발명은 고전위 전압(VDD) 및 저전위 전압(VSS) 중 적어도 어느 하나를 공급하는 구동 전원 라인(180) 뿐만 아니라, 제1 내지 제3 구동 전원 라인(182,184,212)을 포함하는 다층 구조의 구동 전원 라인을 단층 구조 도 11은 본 발명의 제3 실시 예에 따른 터치 디스플레이 장치를 나타내는 평면도이며, 도 12는 도 11에서 선Ⅴ- -10-도 11 및 도 12에 도시된 터치 디스플레이 장치는 제2 실시 예에 따른 터치 디스플레이 장치와 대비하여 제1 내 제1 내지 제3 구동 전원 라인(182,184,192) 중 적어도 어느 하나가 기판(111)의 에지와 댐(104) 사이에서 댐 또한, 본 발명은 구동 전원 라인(180)을 다층 구조로 형성함으로써 단일층 구조의 구동 전원 라인에 비해 라인 뿐만 아니라, 제1 내지 제3 구동 전원 라인(182,184,212)을 포함하는 다층 구조의 구동 전원 라인을 단층 구조 이와 같은 본 발명에 따른 터치 디스플레이 장치의 구동 전원 라인은 도 13a 및 도 13b에 도시된 바와 같이 비 액티브 영역(AA)의 좌측 및 우측에 배치되는 비액티브 영역(NA)은 도 13a에 도시된 바와 같이 액티브 영역(AA) 제1 및 제2 구동 전원 라인(182,184)은 액티브 영역(AA)의 하측에 배치되는 제1 및 제2 비액티브 영역(NA1,NA 한편, 본 발명에서는 화소 회로가 2개의 트랜지스터(T)와 1개의 커패시터(C)를 구비하는 구조를 예로 들어 설명 이와 같은 화소 회로의 구동 트랜지스터(DT)의 소스 전극은 고전위 전압(VDD)을 공급하는 구동 전원 라인(180) 한편, 본 발명에서는 상호 정전 용량(mutual capacitance)의 터치 센서 구조를 예로 들어 설명하였지만, 이를 120 : 발광 소자 140 : 봉지 유닛도 2는 본 발명의 제1 실시 예에 따른 터치 디스플레이 장치를 나타내는 평면도이다.	FIG. 1 is a perspective view illustrating a touch display device according to the present invention. The touch display device depicted in FIG. 1, during the touch period, conveys user input via touch electrodes (152e, 154e) shown in FIG. 2. The touch display device comprises a substrate (111) with a matrix arrangement of multiple sub-pixels (SP), where each unit pixel may consist of red (R), green (G), and blue (B) sub-pixels (SP) arranged in series. Each of these sub-pixels (SP), as exemplified in FIG. 1, includes a pixel driving circuit and a light-emitting element (120) connected to the pixel driving circuit. The pixel driving circuit is equipped with a switching transistor (T1), a driving transistor (T2), and a storage capacitor (Cst). When a scan pulse is supplied to the scan line (SL), the switching transistor (T1) turns on, allowing the driving transistor (T2) on the data line (DL) to respond to the data signal supplied to its gate electrode by providing a high voltage (VDD). As illustrated in FIG. 3, the driving thin-film transistor (T2, 130) is positioned on a buffer layer (112) with a semiconductor layer (134), and the light-emitting element (120) comprises an anode electrode (122), a light-emitting stack (124) formed on the anode electrode (122), and a pixel contact hole through which the anode electrode (122) on the light-emitting stack (124) is exposed through the pixel planarization layer (118). At least one light-emitting stack (124) is formed on the anode electrode (122) within the light-emitting area defined by a bank (128). Meanwhile, the cathode electrode (126) is formed to oppose the anode electrode (122) with the light-emitting stack (124) interposed. An encapsulation unit (140) containing the cathode electrode is provided to block the penetration of moisture or oxygen to the moisture- or oxygen-sensitive light-emitting element (120) from the outside. The first inorganic encapsulation layer (142) is formed closest to the light-emitting element (120), and the organic encapsulation layer (144) on the substrate (111) with the cathode electrode (126) serves as a buffer to mitigate stress between layers due to the bending of the organic light-emitting display device. Where the organic encapsulation layer (144) is formed by an inkjet method, a liquid form of the organic encapsulation layer (144) is laid on the substrate (111). The second inorganic encapsulation layer (146) is formed on the organic encapsulation layer (144) and the first inorganic encapsulation layer. On this encapsulation unit (140), a touch insulating film (156) is laid, and on opposing sides of the touch insulating film (156), touch driving lines (152) comprising multiple first touch electrodes (152e) and interconnecting the first touch electrodes (152e) electrically are arranged at regular intervals in a first direction along X on the touch insulating film (156). The first bridge (152b) is exposed through the touch contact hole (158), passing through the touch insulating film (156), connected to the first touch electrodes (152e). Touch sensing lines (154) comprise multiple second touch electrodes (154e) which are spaced along a second direction along Y at regular intervals on the touch insulating film (156). The second bridge (154b) is disposed on the same plane of the touch insulating film (156) as the second touch electrodes (154e) without any additional contact holes. A touch buffer film (148) is placed between each of the touch driving lines (152) and the touch sensing lines (154) and the encapsulation unit (140). The first and second touch electrodes (152e, 154e) and first and second bridges (152b, 154b), registered in patent No. 10-2733085, exhibit higher conductivity than the transparent conductive film, yielding low resistance. Each touch driving line (152) and touch sensing line (154) is laid with routing lines (150) and touch pad routing lines connected to a touch pad (170) to route touch driving pulses generated by the touch driving component. According to FIG. 2, the routing line (150) connects the first touch electrodes (152e) by bypassing either the left or right of the active region on the touch buffer film (148) and/or above the inorganic encapsulation layer (142, 146). Touch pad (170) connects to a signal transmission film (not shown) mounting the touch driving component, with the first touch pad electrode (172) placed either in the substrate (111) underneath the encapsulation unit (140), buffer layer (112), or interlayer insulating film (114). The second touch pad electrode (174) extends from the routing line (150) through the touch pad contact hole (176), crossing both the touch buffer film (148) and the touch insulating film (156). In the inactive (bezel) area where the touch pad (170) is installed, display pads (108) and power pads (160A, 160B) are also arranged. Several power pads (160A, 160B) supply low-potential (VSS) or high-potential voltage (VDD) via the driving power line (180). The first power pad electrode (162) is formed underneath the encapsulation unit (140) within the substrate (111), buffer layer (112), and interlayer insulating film (114). Additionally, the first power pen electrode (162) electrically connects to the driving power line (180) through the first and second power auxiliary electrodes (196,168). The first power auxiliary electrode (196) is formed extending from the first driving power line (182) of the driving power line (180). The second power auxiliary electrode (168) is exposed through the first power auxiliary hole (188a) penetrating the interlayer insulating film (114). The second power pad electrode (164) interfaces with the power pad contact hole (166) through the touch buffer film (148) and the touch insulating film (156). Meanwhile, the non-active area (NA) encompassing the power pads (160A, 160B), touch pad (170), and display pad (108) is illustrated in FIG. 5. Additionally, a crack prevention layer (178) is positioned at the bending area (BA) to facilitate easy flexing of the bending area (BA). Such interaction with the driving power line (180), in connection with the power pads (160A, 160B) of the invention, lies outside the dam (104), including the left first driving power line (182), situated under the encapsulation unit (140), alongside gate electrode (132), source electrode (136), and drain electrode among others. The second driving power line (184) extends over the upper portion of the encapsulation unit (140) alongside the touch electrodes (152e, 154e) and first bridge (152b) as registered under patent No. 10-2733085. As depicted, the second driving power line (184) traverses the touch buffer film (148) and touch insulating film (156) through numerous power contact holes (18). Hence, as the invention surmises, incorporating at least one of high-potential voltage (VDD) and low-potential voltage (VSS), inclusive of the driving power line (180) with a multilayer structure comprising first to third driving power lines (182,184,212), is contrasted with the single-layer counterpart. The touch display device illustrated in FIGs. 8 and 9 holds differences with the first embodiment, integrating a third power pad (160C) positioned between the first and second power pads (160A,160B), along with numerous display pads (108) or touch components. At least one third driving power line (212) is laid within at least a segment of the bending area (BA), as shown in FIG 11. Therefore, according to the present invention, the display device extends high-potential voltage (VDD) and/or low-potential voltage (VSS) via first to third power pads (160A, 160B, 160C), as well as driving power lines (180) encompassing first to third driving power lines (182, 184, 212) of multilayer construction over single layer structures. FIG. 11 presents a plan view of the touch display device of the third embodiment of the invention, while FIG. 12 comprises section ?? drawn from FIG. 11. The touch display device illustrated in FIGs. 11 and 12, compared to the second embodiment, employs at least one of the first to third driving power lines (182, 184, 212) within substrate (111) between the dam (104) and substrate edge. Moreover, this invention capitalizes on the multilayer driving power line (180) showing advantages in comparison to the single-layer configuration, which might increase line density. Furthermore, each driving power line (182, 184, 212) incorporates a driving power line of a multilayer structure as opposed to single-layer driving power lines. The driving power line of the touch display device, as presented in FIGs. 13a and 13b, situates between the active area (AA) on the left and right in the inactive area (NA) as displayed in FIG. 13a, distinguishing from the active area (AA). The first and second driving power lines (182, 184) situate the first and second inactive areas (NA1, NA2) beneath the active area (AA). In the invention, the pixel circuit examples include a structure with two transistors (T) and one capacitor (C). The source electrode of the driving transistor (DT) in this pixel circuit links to the driving power line (180), providing high-potential voltage (VDD). The invention also covers a mutual capacitance touch sensor structure, though adaptable beyond that point, with the light-emitting device (120) and encapsulation unit (140) as depicted, with FIG. 2 reflecting the first embodiment's touch display device plan.	1
1020190178306	프로그램 단계(Program)는 표시패널에 포함된 서브 픽셀들에 데이터전압을 인가하고 센싱라인들에 센싱용전압을 스캔신호(Scan)는 프로그램 단계(Program)와 리버커리 단계(Recovery) 동안 로직하이로 발생되고 나머지 센싱 센스신호(Sense)는 프로그램 단계(Program), 센싱 단계(Sensing), 샘플링 단계(Sampling), 리커버리 단계 제1먹스제어신호(Mux ctrl1)는 프로그램 단계(Program), 센싱 단계(Sensing), 샘플링 단계(Sampling) 동안 로 제2먹스제어신호(Mux ctrl2)는 프로그램 단계(Program), 센싱 단계(Sensing), 샘플링 단계(Sampling) 동안 로 이에 따라, 제1샘플링제어신호(Samp1)가 로직하이를 유지하는 기간 동안, 도 14a와 같이, 제1먹스 스위치(MSW 샘플링제어신호(Samp)는 샘플링 단계(Sampling) 동안 적어도 두 번에 걸쳐 로직하이로 발생된다. 제1샘플링제어 제1먹스 스위치(MSW1)는 로직하이의 제1먹스제어신호(Mux ctrl1)에 의해 프로그램 단계(Program), 센싱 단계 이에 따라, 제1샘플링제어신호(Samp1)가 로직로우에서 로직하이로 변경되면, 제1센싱라인(VREF1)의 전하는 신호 프로그램 단계(Program)는 표시패널에 포함된 서브 픽셀들에 데이터전압을 인가하고 센싱라인들에 센싱용전압을 스캔신호(Scan)는 프로그램 단계(Program)와 리버커리 단계(Recovery) 동안 로직하이로 발생되고 나머지 센싱 센스신호(Sense)는 프로그램 단계(Program), 센싱 단계(Sensing), 샘플링 단계(Sampling), 리커버리 단계 제1먹스제어신호(Mux ctrl1)는 프로그램 단계(Program), 센싱 단계(Sensing), 샘플링 단계(Sampling) 동안 로 제2먹스제어신호(Mux ctrl2)는 프로그램 단계(Program)와, 샘플링 단계(Sampling) 동안에만 로직하이로 발생된 이에 따라, 도 17a와 같이, 프로그램 단계(Program) 동안, 제1먹스 스위치(MSW1)와 제2먹스 스위치(MSW2)는 동 샘플링제어신호(Samp)는 샘플링 단계(Sampling) 동안 적어도 두 번에 걸쳐 로직하이로 발생된다. 제1샘플링제어 제1먹스 스위치(MSW1)는 로직하이의 제1먹스제어신호(Mux ctrl1)에 의해 프로그램 단계(Program), 센싱 단계 -14-이에 따라, 제1샘플링제어신호(Samp1)가 로직로우에서 로직하이로 변경되면, 제1센싱라인(VREF1)의 전하는 신호 또한, 본 발명의 제2실시예는 도 18과 같이, 샘플링 단계(Sampling) 동안에 발생되는 제2먹스제어신호(Mux 달리 설명하면, 샘플링 단계(Sampling) 동안 제2먹스제어신호(Mux ctrl2)가 로직하이를 유지하시는 시간은 가변	The program phase involves applying data voltages to the subpixels included in the display panel and applying sensing voltages to the sensing lines, where the scan signal is generated as a logic high during both the program phase and the recovery phase, while the remaining sensing sense signals are applied during the program phase, sensing phase, sampling phase, and recovery phase. The first multiplex control signal (Mux ctrl1) is applied during the program phase, sensing phase, and sampling phase, whereas the second multiplex control signal (Mux ctrl2) is generated only as a logic high during the program phase and the sampling phase, as depicted in Figure 14a. As such, during the period when the first sampling control signal (Samp1) is maintained at logic high, the first multiplexer switch (MSW1) is controlled by the logic high first multiplex control signal (Mux ctrl1) during the program phase and sensing phase. Consequently, when the first sampling control signal (Samp1) transitions from a logic low to a logic high, the charge on the first sensing line (VREF1) is altered. Furthermore, the program phase entails applying data voltages to the subpixels incorporated in the display panel and sensing voltages to the sensing lines, with the scan signal remaining at logic high during the program and recovery phases, while other sensing sense signals persist throughout the program, sensing, sampling, and recovery phases. The first multiplex control signal (Mux ctrl1) operates during the program, sensing, and sampling phases, whereas the second multiplex control signal (Mux ctrl2) is logic high only during the program and sampling phases. Thus, during the program phase, as illustrated in Figure 17a, the first multiplexer switch (MSW1) and the second multiplexer switch (MSW2) are controlled concurrently. The sampling control signal (Samp) is generated as a logic high at least twice during the sampling phase, and the first multiplexer switch (MSW1) is governed by the logic high first multiplex control signal (Mux ctrl1) during the program and sensing phases. Consequently, when the first sampling control signal (Samp1) transitions from logic low to logic high, the charge on the first sensing line (VREF1) changes as well. Additionally, in the second embodiment of the present invention, as depicted in Figure 18, the second multiplex control signal (Mux ctrl2) generated during the sampling phase varies in the length of time it remains at logic high, indicating variability.	1
1020160123377	본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실 본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러 본 명세서에서 "표시장치"는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid 따라서, 본 명세서에서의 표시장치는 LCM, OLED 모듈 등과 같은 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 그리고, 다른 예에서는, 표시패널과 구동부 등으로 구성되는 LCM과 OLED 모듈을 "표시장치"로 표현하고, LCM과 본 실시예에 사용되는 표시패널은 액정표시패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시패널, 예를 들면, 표시패널이 액정표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 그리고, 표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 그리고, 표시패널은 표시패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함할 수 있다. 실 본 명세서에서 음향발생장치를 포함하는 표시패널은 자동차(automobile)에서의 중앙통제패널(central control 본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술 이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도 1a는 본 명세서의 실시예에 따른 음향발생장치를 포함하는 표시장치를 나타내는 도면이다. 도 1a는 표시장치의 배면을 도시한 것이다. 도 1a를 참조하면, 표시장치(10)는 영상을 표시하는 표시패널(100) -11-표시패널(100)은 영상, 예를 들면 전자 영상(electronic image) 또는 디지털 영상(digital image)을 표시하는 일 예에 따르면, 표시패널(100)은 애노드 전극, 캐소드 전극 및 유기 화합물층을 포함하는 픽셀 어레이층의 구 그리고, 음향발생장치(200)는 표시패널(100)을 진동판으로 사용함으로써 음향을 발생시킬 수 있다. 음향발생장 도 1b는 도 1a의 절단선 I-I'을 따라 자른 단면도이다. 도 1b를 참조하면, 표시장치는 음향발생장치(200) 및 지지부재(300)를 포함할 수 있다. 지지부재(supporting member; 300)는 표시패널(100)의 후면(rear surface) 또는 측면(side surface) 중 하나 지지부재(300)는 예를 들면, 커버버텀(cover bottom)일 수 있다. 예를 들면, 표시패널(100)의 측면(lateral 지지부재(300)는 표시패널(100)의 후면 또는 전체에 걸쳐서 형성되는 판상부재일 수 있다. 예를 들면, 지지부재 그리고, 지지부재(300)는 음향발생장치(200)가 삽입되는 관통홀을 포함할 수 있다. 예를 들면, 관통홀은 음향발 그리고, 본 명세서에서 지지부재(300)는 커버버텀(Cover Bottom), 플레이트 버텀(Plate Bottom), 백커버(Back 그리고, 접착부재(400)는 표시패널(100)과 지지부재(300)의 가장자리에 배치될 수 있다. 예를 들면, 접착부재 도 2a 및 도 2b는 본 명세서의 실시예에 따른 음향발생장치의 단면도이다. 공개특허 10-2020-0001876 -12-음향발생장치는 마그네트가 코일의 외측에 배치되는 제1 구조와, 마그네트가 코일의 내측에 배치되는 제2 구조 도 2a는 제1 구조를 도시한 것이고, 도 2b는 제2 구조를 도시한 것이다. 도 2a를 참조하면, 음향발생장치(200)는 플레이트(210, 210'), 플레이트 상에 있는 마그네트(220), 플레이트 상 예를 들면, 제1 플레이트(210) 상에 마그네트(220)가 있으며, 마그네트(220) 상에 제2 플레이트(210')가 구비될 제1 플레이트(210) 및 제2 플레이트(210') 중 적어도 하나는 철(Fe)과 같은 물질로 이루질 수 있다. 제1 플레이 마그네트(220)는 바륨 훼라이트 등의 소결(燒結) 자석을 이용할 수 있으며, 재질은 삼산화이철 (Fe2O3), 탄산바 프레임(240)은 제1 플레이트(210)의 가장자리를 따라 제2 플레이트(210') 상에 배치될 수 있다. 센터폴(230)은 보빈(250)은 센터폴(230)의 주위를 감쌀 수 있다. 코일(260)은 보빈(250)의 아래 영역, 예를 들면, 보빈(250)의 보빈(250)은 종이 또는 알루미늄 시트 등으로 형성되는 환상 구조물일 수 있다. 코일(260)은 보빈(250)의 아래 그리고, 댐퍼(270)는 보빈(250)의 상측 일부와 프레임(240) 사이에 배치될 수 있다. 댐퍼(damper)는 에지(edge) 도 2b는 마그네트가 코일의 내측에 배치되는 제2 구조를 도시한 도면이다. 도 2b를 참조하면, 제2 구조의 음향발생표시장치(200')는 제1 플레이트(210) 상에 있는 마그네트(220), 마그네 예를 들면, 제1 플레이트(210)는 지지부재(300)의 지지홀에 고정될 수 있다. 마그네트(220)는 제1 플레이트 보빈(250)은 마그네트(220)와 센터폴(230)을 둘러싸며, 코일(260)은 보빈(250) 외곽면에 권취될 수 있다. 제2 플레이트(210')는 제1 플레이트(210)의 외곽 주변에 배치되며, 프레임(240)은 제2 플레이트(210')의 주변의 마그네트가 외측에 배치되는 제1 구조에 비하여 내부 자석을 가지는 제2 구조는 누설자속이 작고 음향발생장치 본 명세서의 실시예에 의한 표시장치에 사용되는 음향발생장치는 도 2a 및 도 2b에 도시한 구조에 한정되는 것 공개특허 10-2020-0001876 도 3a 및 도 3b는 본 명세서의 실시예의 제1 구조에 따른 음향발생장치의 음향을 발생시키는 내용을 설명하는 도 3a는 전류가 인가된 상태를 나타낸다. 마그네트(220)의 하면과 연결된 센터폴(230)이 N극이 되고, 마그네트(220)의 상면과 연결된 제2 플레이트(21 이 상태에서 음향 발생용 전류가 코일(260)에 인가되면 코일(260) 주위에 인가 자기장이 형성되며, 인가 자기장 따라서, 보빈(250)의 일면은 표시패널(100)의 후면에 접촉되며, 보빈은 코일(260)의 전류 인가 및 비인가에 따 이 상태에서 전류가 중지되거나 반대방향의 전류가 인가되면, 도 3b에 도시한 바와 같이, 도 3a에서 설명한 유 댐퍼(270)는 프레임(240)과, 보빈(250)의 상측 일부의 사이에 배치될 수 있다. 댐퍼(270)는 주름진 구조, 예를 따라서, 코일(260)로의 전류 인가 방향과 크기에 따라서, 표시패널(100)이 상하방향으로 진동할 수 있으며, 이 도 4a 및 도 4b는 본 명세서의 실시예의 제2 구조에 따른 음향발생장치의 음향을 발생시키는 내용을 설명하는 도 4a는 전류가 인가된 상태를 나타낸다. 제2 플레이트(210)가 S극이 되고, 마그네트(220)의 상면과 연결된 센터폴(230)이 N극이 되어, 코일(260) 주변에 따라서, 보빈(250)의 일면은 표시패널(100)의 후면에 접촉되어 있으며, 코일(260)의 전류 인가 및 비인가 상태 이 상태에서 전류가 중지되거나 반대방향의 전류가 인가되면, 도 4b에 도시한 바와 같이, 도 4a에서 설명한 유 댐퍼(270)는 프레임(240)과, 보빈(250)의 상측 일부 사이에 배치될 수 있다. 댐퍼(270)는 탄성을 가지는 주름진 -14-따라서, 코일(260)로의 전류 인가 방향과 크기에 따라서, 표시패널(100)이 상하방향으로 진동할 수 있으며, 이 도 5는 본 명세서의 실시예에 따른 음향발생장치와 지지부재와의 결합구조를 도시한 도면이다. 본 명세서의 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두를 적용할 수 있으며, 이하에서는 도 5를 참조하면, 음향발생장치(200)는 확경부(614)를 포함할 수 있다. 확경부(614)는 제1 플레이트(210)와 일 연장부(612)에는 나사(screw; 320)와 너트(nut; 330)가 구성될 수 있다. 지지부재(300)에 고정된 너트(330)를 셀프 클린칭 너트(self-clinching nut)를 사용할 경우, 음향발생장치(200)에서 발생되는 진동이 너트(330)인 셀 그리고, 표시패널(100)은 음항발생장치(200)의 보빈(250)에 부착될 수 있다. 도 6a는 본 명세서의 음향발생장치의 다른 실시예를 도시한 도면이다. 도 6b는 도 6a의 II-II'을 따라 자른 단 도 6a를 참조하면, 표시장치(10)는 영상을 표시하는 표시패널(100)과, 표시패널(100)을 진동시켜 음향을 발생시 제1 음향발생장치(1200)와 제2 음향발생장치(1200')는 서로 인접하게 배치될 수 있다. 다수의 음향발생장치가 제1 음향발생장치(1200) 및 제2 음향발생장치(1200')의 구조에 대해서는 도 2a 및 도 2b에서 설명한 구조인 제1 그리고, 표시장치는 제1 음향발생장치(1200)와 제2 음향발생장치(1200')를 고정하기 위한 고정장치(1000)를 포 도 6b를 참조하면, 표시장치는 제1 음향발생장치(1200), 제2 음향발생장치(1200'), 및 지지부재(300)를 포함할 지지부재(supporting member; 300)는 표시패널(100)의 후면(rear surface) 및 측면(side surface) 중 적어도 음향발생장치(1200, 1200')는 지지부재(300)의 지지홀(310)에 수용될 수 있다. 음향발생장치(1200, 1200')가 지 예를 들면, 표시장치는 지지부재(300)에 고정되는 너트(330)를 더 포함할 수 있다. 고정장치(1000)는 고정장치 너트(330)는 예를 들면, 셀프 클린칭 너트(self-clinching nut)일 수 있다. 셀프 클린칭 너트의 하나의 예는 팸 셀프 클린칭 너트(self-clinching nut)를 사용할 경우, 음향발생장치(1200, 1200')에서 발생되는 진동이 셀프 본 명세서의 실시예에 따른 표시장치에서, 지지부재(300)와 음향발생장치(1200, 1200')는 지지부재에 구성된 너 접착부재(400)는 표시패널(100)과 지지부재(300)의 가장자리에 배치될 수 있으며, 표시패널(100)과 지지부재 도 7은 본 명세서의 음향발생장치의 다른 실시예에 따른 고정장치를 도시한 도면이다. 도 7을 참조하면, 음향발생장치의 고정장치(1000)는 제1 음향발생장치(1200) 및 제2 음향발생장치(1200')가 인 음향발생장치의 고정장치(1000)는 음향발생장치(1200, 1200')를 지지하는 지지부, 음향발생장치(1200, 1200')의 예를 들면, 지지부는 제1 음향발생장치(1200)를 지지하는 제1 지지부(1120), 및 제2 음향발생장치(1200')를 지 예를 들면, 제1 지지부(1120)와 제2 지지부(1220)는 두 개 또는 네 개의 원호 형상을 가지는 돌출부를 더 포함 음향발생장치의 고정장치(1000)의 강성을 유지하며, 장시간 사용하여도 음향발생장치의 고정장치(1000)의 변형 예를 들면, 복수의 리브부는 제1 지지부(1120) 및 제2 지지부(1220)의 외측으로부터 가로방향으로 연장되는 제1 제1 리브부(1410)는 제1 지지부(1120) 및 제2 지지부(1220)의 외측면에서 종방향으로 길게 연장되어, 음향발 제1 리브부(1410)의 가운데 영역, 즉 제1 지지부(1120)와 제2 지지부(1220) 사이의 중앙 영역은 제1 리브부 제1 지지부(1120) 및 제2 지지부(1220)와 일체로 연결되는 하나 이상의 제2 리브부(1420)가 배치될 수 있다. 하 -16-도 7에서는 제2 리브부(1420)가 두 개 배치되는 것으로 도시하였으나 이에 한정되는 것은 아니다. 제2 리브부 하나 이상의 제3 리브부(1430)는 제1 리브부(1410) 및 제2 리브부(1420)와 일체로 연결될 수 있다. 하나 이상의 도 7의 예에서는 하나의 제3 리브부(1430)가 되시되어 있으며, 제3 리브부(1430)가 두 개의 제1 리브부(1410) 리브부는 제1 지지부(1120)와 제1 리브부(1410) 사이, 또는 제2 지지부(1220)와 제1 리브부(1410) 사이에 하나 따라서, 본 실시예의 표시장치는 한쌍의 음향발생장치를 고정하는 고정장치 및 음향발생장치의 주변에 복수의 제1 지지부(1120) 및 제2 지지부(1220) 사이의 거리는 리브부를 형성하기 위한 최소임계치보다 클 수 있으며, 고정장치(1000)와 지지부재(300)와의 고정을 위한 복수의 장착홀(1310, 1320, 1330, 1340)이 포함될 수 있다. 그리고, 본 명세서의 실시예에 의한 한쌍의 음향발생장치를 적용할 경우, 전체 주파수 대역에서 균일한 음압을 도 5 및 도 6에서 설명한 바와 같이, 음향발생장치는 지지부재의 지지홀을 통하여 표시패널에 결합할 수 있다. 도 8은 본 명세서의 다른 실시예에 따른 음향발생장치를 도시한 도면이다. 공개특허 10-2020-0001876 -17-본 명세서의 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두가 적용될 수 있으며, 이하에서는 도 8을 참조하면, 표시패널(100)과 지지부재(300) 사이에는 음향발생장치(1600)가 배치되어 있다. 음향발생장치 음향발생장치(1600)는 플레이트(1610) 상에 있는 마그네트(1620), 마그네트(1620) 상에 있는 센터폴(1630), 마 그리고, 플레이트(1610)의 연장부(1612)에는 결합부재가 배치될 수 있다. 예를 들면, 결합부재는 지지부재(300) 예를 들면, 음향발생장치(1600)는 지지부재(300)의 지지홀 없이 압입방식을 이용하여 너트(1730)와 지지부재 그리고, 표시패널(100)은 접착부재(402)를 매개로 음항발생장치(1600)의 보빈(1650)에 부착될 수 있다. 접착부 음향발생장치(1600)가 표시패널(100) 내에 배치되기 위해서는 음향발생장치(1600)의 두께가 얇도록 구성하여야 도 9a 내지 도 9d는 본 명세서의 다른 실시예에 따른 음향발생장치를 도시한 도면이다. 도 9a는 하나의 음향발생장치를 도시한 것이다. 도 9b는 두 개의 음향발생장치가 구성된 2 어레이(two array)를 도 9a 내지 도 9d를 참조하면, 음향발생장치의 두께를 감소시키고 마그네트의 성능을 향상시키기 위해서 댐퍼의 도 9a를 참조하면, 하나의 음향발생장치(1600)는 프레임(1640) 상에 댐퍼(1670)가 배치될 수 있다. 하나의 음향 -18-댐퍼(1670)는 배선을 역할을 하도록 구성하므로, +전원(또는 음향신호)이 인가되는 제1 댐퍼(1670a)와 -전원(또 도 9b를 참조하면, 두 개의 음향발생장치(1900)는 프레임(1640) 상에 댐퍼(1670)가 배치될 수 있다. 두 개의 음 댐퍼는 병렬로 연결될 수 있다. 댐퍼(1670)는 배선을 역할을 하도록 구성하므로, +전원이 인가되는 제1 댐퍼 도 9c를 참조하면, 4 개의 음향발생장치(2020)는 프레임(1640) 상에 댐퍼(1670)가 배치될 수 있다. 4 개의 음향 댐퍼는 병렬 및 직렬로 연결될 수 있다. 댐퍼(1670)는 배선을 역할을 하도록 구성하므로, +전원이 인가되는 제1 도 9d를 참조하면, 6 개의 음향발생장치(2000)는 프레임(1640) 상에 댐퍼(1670)가 배치될 수 있다. 6 개의 음향 댐퍼는 병렬 및 직렬로 연결될 수 있다. 댐퍼(1670)는 배선을 역할을 하도록 구성하므로, +전원이 인가되는 제1 따라서, 본 명세서의 실시예에 따른 음향발생장치는 도 7에서 설명한 한쌍의 음향발생장치로 구성할 경우 한쌍 음향발생장치에 음향신호가 인가되는 배선에 대해서 도 10을 참조하여 설명한다. 도 10은 본 명세서의 다른 실시예에 따른 지지부재의 배면을 도시한 도면이다. 도 10을 참조하면, 음향발생장치에 음향신호가 인가되는 배선은 표시패널(100)의 배면과 지지부재(300) 사이에 공개특허 10-2020-0001876 도 11은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 도면이다. 본 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두가 적용될 수 있으며, 이하에서는 제2 구조 도 11을 참조하면, 음향발생장치(1600)가 진동할 시 발생하는 열을 줄이거나 감소시키기 위해서 표시패널(100) 도 12는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 도면이다. 본 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두가 적용될 수 있으며, 이하에서는 제2 구조 도 12를 참조하면, 음향발생장치(1600)의 배면에는 패드(602)를 더 구성할 수 있다. 예를 들면, 패드(602)는 음 그리고, 표시패널(100)의 배면에는 봉지 기판이 배치될 수 있다. 예를 들면, 봉지 기판은 외부의 충격으로부터 도 13은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 도면이다. 본 명세서의 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두가 적용될 수 있으며, 이하에서는 -20-도 13을 참조하면, 표시패널(100)과 지지부재(300) 사이에는 음향발생장치(1600)가 배치될 수 있다. 음향발생장 그리고, 음향발생장치에 대한 설명은 도 2, 및 도 8 내지 도 10에서 설명한 내용과 유사하므로, 여기서는 상세 봉지기판(102)에 의한 음향발생장치(1600)의 마그네트의 자력의 손실을 줄이기 위해서 봉지기판(102)의 자력을 예를 들면, 도 13에 도시한 바와 같이, 음향발생장치(1600)의 마그네트(1620)의 자력방향이 M1일 경우 봉지기판 도 14는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 도면이다. 본 명세서의 실시예에서는 제1 구조 또는 제2 구조에 의한 음향발생장치 모두가 적용될 수 있으며, 이하에서는 도 14를 참조하면, 표시패널(100)과 지지부재(300) 사이에는 음향발생장치(1600)가 배치될 수 있다. 음향발생장 그리고, 음향발생장치에 대한 설명은 도 2 및 도 8에서 설명한 내용과 유사하므로, 여기서는 상세한 설명을 생 봉지기판(102)에 의한 음향발생장치(1600)의 마그네트(1620)의 자력의 손실을 줄이기 위해서 봉지기판(102)의 도 15a 내지 도 15c는 본 명세서의 표시장치에 있어서, 음향발생장치와 파티션의 일예를 도시한 도면이다. 도 15a를 참조하면, 표시패널(100)의 배면은 제1 영역(L) 및 제2 영역(R)을 포함할 수 있다. 제1 영역(L)은 표 그리고, 도 15에서는 도 5의 음향발생장치를 예로 들어 설명하며, 도 9a 내지 도 9d의 음향발생장치도 유사하게 그리고, 제1 음향발생장치(1600) 및 제2 음향발생장치(1600') 사이에는 파티션(partition, 700)이 배치될 수 있 파티션(700)은 음향발생장치(200)에 의하여 표시패널(100)이 진동할 때 음향이 발생되는 에어갭(air gap) 또는 파티션(700)은 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')에서 발생되는 좌우 음향을 분리할 수 그리고, 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')에서는 중고음역대의 음향을 발생시킬 수 있다. 여 파티션(700)은 폴리우레탄(polyurethane), 폴리올레핀(polyolefin) 재질로 구성할 수 있으며, 이에 한정되는 것 따라서, 두 개의 음향발생장치 사이에 파티션을 구성함으로써, 음향의 좌우분리가 가능해지므로 음향의 스테레 도 15b는 도 15a의 절단선 III-III'을 따라 자른 단면도이다. 도 15b를 참조하면, 표시장치는 음향발생장치(1600, 1600'), 파티션(700), 및 지지부재(300)를 포함할 수 있다. 접착부재(400)는 표시패널(100)과 지지부재(300)의 가장자리에 배치될 수 있으며, 표시패널(100)과 지지부재 도 15c는 본 명세서의 표시장치에 있어서, 음향발생장치와 파티션의 다른 예를 도시한 도면이다. 도 15c를 참조하면, 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')에서 발생되는 좌우 음향을 분리할 수 그리고, 파티션(700) 및 제1 파티션(700')은 지지부재(300)에 배치될 수 있다. 예를 들면, 파티션(700) 및 제1 접착부재(400)가 폼패드로 구성할 경우, 제1 파티션(700')의 역할을 할 수 있다. 이 경우에는 제1 파티션(70 파티션(700) 및 제1 파티션(700')은 일정한 두께(또는 높이)와 폭을 가지는 양면테이프, 단면테이프, 접착제, 도 16a 내지 도 16c는 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 다른 예를 도시 도 16a 내지 도 16c에 도시한 바와 같이, 두 개 이상의 파티션을 포함하는 이중구조 등의 파티션으로 구성할 수 그리고, 제1 음향발생장치 및 제2 음향발생장치에서는 서로 다른 중고음역대의 음향이 출력될 수 있으며, 좌우 그리고, 도 16에서는 도 5의 음향발생장치를 예로 들어 설명하며, 도 9a 내지 도 9d의 음향발생장치도 유사하게 도 16a를 참조하면, 표시패널(100)의 배면의 좌측영역인 제1 영역(L)에는 제1 음향발생장치(1600) 및 우측영역 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 둘러싸는 제1 파티션(1700)이 배치될 수 있다. 제1 파티션(1700) 그리고, 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")은 표시패널(100)의 배면에 배치될 수 있 따라서, 표시패널의 중앙영역에 두 개의 파티션을 구성함으로써, 표시패널의 좌우영역에서의 중고음의 공명진동 음향발생장치에 의하여 표시패널이 진동하여 발생되는 음파는 음향발생장치의 중앙으로부터 방사상으로 퍼지면 도 16b 및 도 16c는 두 개 이상의 파티션을 포함하는 이중구조의 파티션으로 구성하고, 파티션의 적어도 한 변 도 16b 및 도 16c를 참조하면, 표시패널(100)의 배면의 좌측영역인 제1 영역(L)에는 제1 음향발생장치(1600) 및 그리고, 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 둘러싸는 제1 파티션(1700)이 배치될 수 있다. 제1 파티 벤트부(711, 712, 713, 714)는 제1 파티션(1700)의 네 개의 변 중에서 가장 강한 음파가 도착되는 적어도 하나 표시패널(100)의 배면 또는 지지부재(300)의 상면은 네 개의 변을 가지며, 네 개의 변 중에서 하나 이상의 제1 벤트부(711, 712, 713, 714)는 두 개의 직선부로 구성되며, 두 개의 직선부가 만나는 지점에서 벤트부(711, 그리고, 제1 파티션(1700)은 제2 파티션(1700') 및 제3 파티션(1700") 사이에서 벤트되어 있는 형태로 구성될 그리고, 제1 파티션(1700)은 지그재그 형상 또는 나비넥타이 형상으로 배치되어 있다고 표현할 수도 있다. 지그 도 16c를 참조하면, 벤트부(711, 712, 713, 714) 및 돌출부(protrusion portion, 722, 724)를 구성한 것이다. 돌출부(722, 724)는 반사파를 트랩할 수 있으므로, 정재파에 의한 음압 감소 현상을 감소시킬 수 있다. 그리고, 그리고, 도 16a 내지 도 16c는 제3 파티션(1700)이 밀봉된 구조로 형성되어 있으며, 제1 파티션(1700)은 밀봉 그리고, 도 16a 내지 도 16c에서 표시패널(100)의 세 개의 영역을 가지며, 표시패널(100)의 중앙영역(C)인 제3 그리고, 도 16a 내지 도 16c는 음향발생장치가 표시패널(100)의 제1 영역(L)인 좌측영역 또는 제2 영역(R)인 우 벤트부를 구성한 경우의 음향출력특성에 대해서 도 17을 참조하여 설명한다. 그리고, 벤트부 및 돌출부를 구성 도 17은 본 명세서의 표시장치에 있어서, 음향발생장치와 파티션의 다른 예에 따른 음향출력특성을 도시한 도면 도 17에서 점선은 도 16a의 음향출력특성을 도시한 것이고, 실선은 도 16b의 음향출력특성을 도시한 것이다. 도 18은 본 명세서의 표시장치에 있어서, 음향발생장치와 파티션의 다른 예에 따른 음향출력특성을 도시한 도면 도 18에서 점선은 도 16a의 음향출력특성을 도시한 것이고, 실선은 도 16c의 음향출력특성을 도시한 것이다. 도 도 17 및 도 18의 음향출력특성은 음향분석장비에 의해 측정될 수 있다. 음향분석장비는 제어용 PC(Control P 도 19a 및 도 19b는 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 예를 도시한 도면 도 19a 및 도 19b를 참조하면, 표시패널(100)은 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 포함할 수 있다. 그리고, 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')는 도 9a의 음향발생장치로 구성할 수 있다. 이에 그리고, 제1 음향발생장치(1600)와 제2 음향발생장치(1600')의 사이에는 파티션을 구성할 수 있다. 제2 파티션 그리고, 도 16b에서 설명한 바와 같이, 제1 파티션(1700)에 벤트부(711, 712, 713, 714)가 구성될 수 있다. 도 도 20a 및 도 20b는 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 예를 도시한 도면 도 20a 및 도 20b를 참조하면, 표시패널(100)은 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 포함할 수 있다. 제2 파티션(1700') 및 제3 파티션(1700")은 도 16에서 도시한 것과 비교하여 보다 인접하게 구성되어 있으므로, 그리고, 제1 음향발생장치(1400) 및 제2 음향발생장치(1400')는 한쌍의 음향발생장치로 구성할 수 있다. 한쌍의 도 21a 및 도 21b는 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 예를 도시한 도면 도 21a 및 도 21b를 참조하면, 표시패널(100)은 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 포함할 수 있다. 제2 파티션(1700') 및 제3 파티션(1700")은 도 16에서 도시한 것과 비교하여 보다 인접하게 구성되어 있으므로, 그리고, 제1 음향발생장치(1800) 및 제2 음향발생장치(1800')는 타원형으로 구성할 수 있다. 타원형의 음향발생 도 22a 내지 도 22c는 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 예를 도시한 도 도 22a 내지 도 22c를 참조하면, 표시패널(100)은 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 포함할 수 도 22a 내지 도 22c를 참조하면, 제1 음향발생장치(1600)는 표시패널(100)의 배면의 제1 영역(L)에 배치될 수 도 22a 내지 도 22c를 참조하면, 음향발생장치(1600, 1600')의 세로방향으로 발생하는 정재파에 의한 피크나 딥 외관상 심미감을 향상시키기 위해서 얇은 두께의 표시장치를 구현할 수 있다. 표시패널(100)을 구성하는 기판은 도 23은 본 명세서의 실시예에 따른 표시장치에 있어서, 음향발생장치와 파티션의 다른 예를 도시한 도면이다. 도 23을 참조하면, 도 16c에서 설명한 벤트부(711, 712, 713, 714)의 형상을 오목한 형상 또는 라운드 형상으로 도 24a 내지 도 25b는 표시패널의 배면을 측정한 도면이다. 도 24a 및 도 24b는 도 23의 A 및 A'을 확인한 것이다. A 및 A'은 지지부재(300)에 배치되며, 제1 영역(L) 및 도 25a 및 도 25b는 도 23의 B 및 B'을 확인한 것이다. B 및 B'은 지지부재(300)에 배치되며, 제3 영역(C)의 제 이에 본 명세서의 발명자는 음향발생장치의 세로방향(표시패널의 세로방향)의 정재파에 의한 피크나 딥 현상을 도 26a 내지 도 26c는 본 명세서의 실시예에 따른 음향발생장치와 파티션의 다른 실시예를 도시한 도면이다. 도 26a 내지 도 26c를 참조하면, 표시패널(100)은 제1 영역(L), 제2 영역(R), 및 제3 영역(C)을 포함할 수 도 26a에서 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')는 원형의 음향발생장치로 구성할 수 있다. 도 도 26a를 참조하면, 제1 음향발생장치(1600) 및 제2 음향발생장치(1600')는 표시패널의 제1 영역(L) 및 제2 영 따라서, 제1 음향발생장치(1600)는 표시패널(100)의 배면의 좌측영역인 제1 영역(L)에 배치되어 표시패널(100) 파티션 및 패드부에 대한 설명은 도 26a를 예로 들어 설명하며, 이에 대한 설명은 도 26b 및 도 26c에서도 동일 도 26a 내지 도 26c를 참조하면, 제1 파티션(1700)은 표시패널과 지지부재(300) 사이에 배치될 수 있다. 예를 도 26a를 참조하면, 제1 음향발생장치(1600)와 제2 음향발생장치(1600')의 사이에는 적어도 두 개의 파티션인 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")에 대한 설명은 도 16a 내지 도 16c에서 설명한 좌측영역인 제1 영역(L)에 제1 음향발생장치(1800) 및 우측영역인 제2 영역(R)에 제2 음향발생장치(1600')로 구 제1 영역(L)의 면적 및 제2 영역(R)의 면적은 제3 영역(C)의 면적보다 크게 구성될 수 있다. 제1 영역(L)의 면 도 26a 내지 도 30d에서 제1 파티션(1700)이 도 1에서 설명한 접착부재일 수 있다. 도 1에서 설명한 표시패널과 도 26a 내지 도 27b는 음향발생장치가 표시패널(100)의 제1 영역(L)인 좌측영역 또는 제2 영역(R)인 우측영역의 도 23 내지 도 25에서 설명한 바와 같이, 음향발생장치(1800, 1800')의 세로방향으로 발생하는 정재파에 의한 따라서, 제1 파티션(1700)은 표시패널(100)의 형태를 따라 배치할 수 있다. 예를 들면, 제1 파티션(1700)은 사 그러나, 제1 파티션(1700)으로 구성할 경우 정재파에 의한 피크나 딥 현상을 제어할 수 없으므로, 제1 파티션 따라서, 정재파에 의한 피크나 딥 현상을 줄이기 위해서 제1 파티션(1700)의 적어도 하나 이상의 변에 패드부를 제1 패드부(821)는 제1 음향발생장치(1600)를 향하도록 구성할 수 있으며, 제2 패드부(811)는 제2 음향발생장치 제1 패드부(821) 및 제2 패드부(811)의 형상은 지지부재에 배치된 패드부가 표시패널(100)에 부착될 시에 표시 그리고, 제1 파티션(1700)은 양면테이프, 단면테이프, 접착제, 본드 중 하나로 구성할 수 있으며, 이에 한정되 그리고, 제2 파티션(1700') 및 제3 파티션(1700")은 제1 파티션(1700)과 동일 재질로 구성할 수 있다. 동일 재 그리고, 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")은 표시패널(100)의 배면의 가장자리 또는 그리고, 제1 패드부(821) 및 제2 패드부(811)는 표시패널(100)과 지지부재와의 부착 시에 표시패널(100)의 당김 따라서, 제1 패드부(821) 및 제2 패드부(811)는 제1 파티션(1700)과 다른 재질로 구성할 수 있다. 또는, 제1 따라서, 제1 파티션은 표시패널과 지지부재와의 접착력을 위해서 접착력이 강한 재질로 구성하고, 패드부는 제1 그리고, 제1 파티션(1700)의 제2 변에는 제3 패드부(822) 및 제4 패드부(821)가 더 구성될 수 있다. 제3 패드부 그리고, 제3 패드부(822) 및 제4 패드부(821)는 양면테이프, 단면테이프, 접착제, 본드 중 하나로 구성할 수 있 그리고, 제1 파티션(1700)의 제1 변과 마주보는 변에는 제5 패드부(823) 및 제6 패드부(813)가 더 구성될 수 있 제5 패드부(823) 및 제6 패드부(813)는 양면테이프, 단면테이프, 접착제, 본드 중 하나로 구성할 수 있다. 그리 그리고, 적어도 하나의 제1 패드부(821) 및 제2 패드부(811)는 제3 패드부(822), 제4 패드부(812), 제5 패드부 따라서, 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")은 제1 패드부(821), 제2 패드부(811), 그리고, 제1 패드부(821)와 제2 패드부(811)의 크기, 제3 패드부(822)와 제4 패드부(812)의 크기, 및 제5 패드 그리고, 제1 패드부(821) 및 제2 패드부(811)의 크기는 제3 패드부(822) 및 제4 패드부(812)의 크기보다 크거나 그리고, 제1 패드부(821) 및 제2 패드부(811)의 형상, 제3 패드부(822) 및 제4 패드부(812)의 형상, 및 제5 패 따라서, 파티션은 표시패널의 형태를 따라 구성하고, 파티션의 적어도 한 변에 하나 이상의 패드부를 구성함으 도 27a 및 도 27b는 본 명세서의 실시예에 따른 음향발생장치와 파티션의 다른 실시예를 도시한 도면이다. 도 27a 및 도 27b는 도 26a 내지 도 26c에서 설명한 내용과 동일한 내용에 대해서 설명을 생략하고 간략히 설명 도 27a 및 도 27b를 참조하면, 제1 파티션(1700)은 표시패널과 지지부재(300) 사이에 배치될 수 있다. 예를 들 제1 파티션(1700)은 표시패널(100)의 형태를 따라 배치될 수 있다. 예를 들면, 제1 파티션(1700)은 사각형의 형 제1 파티션(1700)의 제1 변 및 제1 변과 수직인 제2 변에는 적어도 하나의 패드부가 배치될 수 있다. 패드부의 도 27a를 참조하면, 제1 영역(L) 및 제3 영역(C) 사이에는 제2 파티션(1700')이 배치될 수 있고, 제2 영역(R) 제1 영역(L)에는 제1 음향발생장치(1900)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생장치(1900')가 배치 제1 음향발생장치(1900) 및 제2 음향발생장치(1900')는 도 9b에서 설명한 음향발생장치로 구성할 수 있다. 예를 따라서, 제1 음향발생장치(1900) 및 제2 음향발생장치(1900')는 서로 다른 중고음역대의 음향이 출력될 수 있으 도 27b를 참조하면, 제1 영역(L)에는 제1 음향발생장치(2000)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생 공개특허 10-2020-0001876 따라서, 제1 음향발생장치(2000) 및 제2 음향발생장치(2000')는 서로 다른 중고음역대의 음향이 출력될 수 있으 음향발생장치를 표시패널 내에 배치할 경우에 얇은 두께(또는 높이)로 인한 음향발생장치의 음압이 낮아지는 문 도 28a 및 도 28b는 본 명세서의 실시예에 따른 음향발생장치와 파티션의 다른 실시예를 도시한 도면이다. 도 28a 및 도 28b는 도 26a 내지 도 26c에서 설명한 내용과 동일한 내용에 대해서 설명을 생략하고 간략히 설명 도 28a 및 도 28b를 참조하면, 제1 파티션(1700)은 표시패널과 지지부재(300) 사이에 배치될 수 있다. 예를 들 제1 파티션(1700)은 표시패널(100)의 형태를 따라 배치될 수 있다. 예를 들면, 제1 파티션(1700)은 사각형의 형 제1 파티션(1700)의 제1 변 및 제1 변과 수직인 제2 변에는 적어도 하나의 패드부가 배치될 수 있다. 패드부의 도 28a를 참조하면, 제1 영역(L)에는 제1 음향발생장치(1900)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생 제3 영역(C)에는 제3 음향발생장치(1920)가 배치될 수 있다. 제3 음향발생장치(1920)는 도 9a에서 설명한 음향 따라서, 제1 음향발생장치(2000) 및 제2 음향발생장치(2000')는 서로 다른 중고음역대의 음향이 출력될 수 있으 도 28b를 참조하면, 제1 영역(L)에는 제1 음향발생장치(2000)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생 제3 영역(C)에는 제3 음향발생장치(1920)가 배치될 수 있다. 제3 음향발생장치(1920)는 도 9a에서 설명한 음향 따라서, 제1 음향발생장치(2000) 및 제2 음향발생장치(2000')는 서로 다른 중고음역대의 음향이 출력될 수 있으 도 28a 및 도 28b를 참조하면, 제1 영역(L)의 제1 음향발생장치와 제2 영역(R)의 제2 음향발생장치, 및 제3 영 도 28a 및 도 28b를 참조하면, 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")의 적어도 한변에 제2 부재(832) 및 제3 부재(834) 중 하나는 제1 음향발생장치(1900) 및/또는 제2 음향발생장치(1900')를 기준으 제1 부재(831), 제2 부재(832), 및 제3 부재(834)는 양면테이프, 단면테이프, 접착제, 본드 중 하나로 구성할 도 28a 내지 도 30d에서 제1 영역(L), 제2 영역(R), 및 제3 영역(C)이 동일한 면적으로 도시되었으나, 본 명세 도 29a 및 도 29b는 본 명세서의 실시예에 따른 음향발생장치와 파티션의 다른 실시예를 도시한 도면이다. 도 29a 및 도 29b는 도 26a 내지 도 26c에서 설명한 내용과 동일한 내용에 대해서 설명을 생략하고 간략히 설명 도 29a 및 도 29b는 도 28a 및 도 28b에서 설명한 내용과 유사하므로, 여기서는 상세한 설명을 생략한다. 도 29a를 참조하면, 제1 영역(L)에는 제1 음향발생장치(1900)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생 제3 영역(C)에는 제3 음향발생장치(1920)가 배치될 수 있다. 제3 음향발생장치(1920)는 도 9a에서 설명한 음향 따라서, 제1 음향발생장치(2000) 및 제2 음향발생장치(2000')는 서로 다른 중고음역대의 음향이 출력될 수 있으 도 29b를 참조하면, 제1 영역(L)에는 제1 음향발생장치(2000)가 배치될 수 있고, 제2 영역(R)에는 제2 음향발생 제3 영역(C)에는 제3 음향발생장치(1920)가 배치될 수 있다. 제3 음향발생장치(1920)는 도 9a에서 설명한 음향 따라서, 제1 음향발생장치(2000) 및 제2 음향발생장치(2000')는 서로 다른 중고음역대의 음향이 출력될 수 있으 도 29a 및 도 29b를 참조하면, 제1 영역(L)의 제1 음향발생장치와 제2 영역(R)의 제2 음향발생장치, 및 제3 영 도 29a 및 도 29b를 참조하면, 제1 파티션(1700), 제2 파티션(1700'), 및 제3 파티션(1700")의 적어도 한변에 제2 부재(832) 및 제3 부재(834)중 하나는 제1 음향발생장치(1900) 및/또는 제2 음향발생장치(1900')을 기준으 제1 부재(831), 제2 부재(832), 제3 부재(834), 및 제4 부재(833)는 양면테이프, 단면테이프, 접착제, 본드 중 도 30a 내지 도 30d는 본 명세서의 실시예에 따른 음향발생장치와 파티션의 다른 실시예를 도시한 도면이다. 도 30a 내지 도 30d는 도 26a 내지 도 26c에서 설명한 내용과 동일한 내용에 대해서 설명을 생략하고 간략히 설 도 30a 내지 도 30d를 참조하면, 제1 영역(L) 및 제2 영역(R)이 적어도 두 영역을 포함할 수 있으며, 제1 영역 도 30a를 참조하면, 제1 영역(L)은 제1-1 영역(L-1) 및 제1-2 영역(L-2)으로 나누어지며, 제1-1 영역(L-1)에는 제2 영역(R)은 제2-1 영역(R-1) 및 제2-2 영역(R-2)으로 나누어지고, 제2-1 영역(R-1)에는 제3 음향발생장치 제1 음향발생장치(1901), 제2 음향발생장치(1902), 제3 음향발생장치(1903), 및 제4 음향발생장치(1904)는 동일 제3 영역(C)에는 제5 음향발생장치(1920)가 배치될 수 있다. 제5 음향발생장치(1920)는 도 9a에서 설명한 음향 도 30a 및 도 30b를 참조하면, 제1 영역(L)의 제1-1 영역(L-1)과 제1-2 영역(L-2) 사이에 제4 파티션(1704)이 적어도 하나의 제1 패드부(821)는 제4 파티션(1704)의 적어도 한변에 배치될 수 있다. 예를 들면, 적어도 하나 제1-2 영역(L-2)에는 제1 파티션(1700) 및 제2 파티션(1700')의 적어도 하나의 변에 적어도 하나의 패드부가 배 제2 영역(L)의 제2-1 영역(R-1)과 제2-2 영역(R-2) 사이에 제5 파티션(1705)이 배치될 수 있다. 제2-1 영역(R- 적어도 하나의 제2 패드부(811)는 제5 파티션(1705)의 적어도 한변에 배치될 수 있다. 예를 들면, 적어도 하나 제2-2 영역(R-2)에는 제1 파티션(1700) 및 제3 파티션(1700")의 적어도 하나의 변에 적어도 하나의 패드부가 배 공개특허 10-2020-0001876 제4 파티션(1704) 및 제5 파티션(1705)은 제1 파티션(1700)과 동일 재질로 구성할 수 있다. 동일 재질로 구성할 도 30b를 참조하면, 제1 음향발생장치(1901), 제2 음향발생장치(1902), 제3 음향발생장치(1903), 및 제4 음향발 제7 패드부(922), 제8 패드부(924), 제9 패드부(912), 및 제10 패드부(914)는 양면테이프, 단면테이프, 접착제, 도 30a 및 도 30b를 참조하면, 제1 영역(L)의 제1, 제2 음향발생장치와 제2 영역(R)의 제3, 제4 음향발생장치, 도 30c 및 도 30d는 도 30a 및 도 30b에서 설명한 내용과 유사하므로, 여기서는 상세한 설명을 생략한다. 도 30c 및 도 30d를 참조하면, 제1 영역(L)의 제1, 제2 음향발생장치(1901,1902), 제2 영역(R)의 제3, 제4 음 따라서, 제1 음향발생장치(1901) 및 제3 음향발생장치(1903)는 서로 다른 중음역대의 음향이 출력될 수 있으며, 본 명세서의 실시예에 따른 음향발생장치는 표시장치에 배치되는 음향발생장치에 적용하는 것이 가능하다. 본 본 명세서의 실시예에 따른 표시장치는 아래와 같이 설명될 수 있다. 본 명세서의 실시예에 따른 표시장치는, 본 명세서의 실시예에 따른 표시장치는, 영상을 표시하는 표시패널, 표 본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 음향발생장치는 플레이트, 플레이트 상에 있는 마그네트 및 본 명세서의 몇몇 실시예에 따르면, 결합부재는 플레이트의 연장부에 배치될 수 있다. 본 명세서의 몇몇 실시예에 따르면, 댐퍼는 상기 적어도 하나의 음향발생장치로 음향신호를 인가하는 배선일 수 본 명세서의 몇몇 실시예에 따르면, 배선은 표시패널의 배면과 지지부재 사이에 배치될 수 있다. 본 명세서의 몇몇 실시예에 따르면, 표시패널의 배면에는 봉지기판이 더 배치될 수 있으며, 봉지기판의 자력의 본 명세서의 몇몇 실시예에 따르면, 봉지기판은 마그네트에 대한 반발 자력을 발생시켜, 마그네트와의 거리를 본 명세서의 몇몇 실시예에 따르면, 표시패널과 적어도 하나의 음향발생장치 사이에 배치되는 방열부재를 더 포 본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 음향발생장치와 지지부재 사이에 배치되는 패드를 더 포함할 본 명세서의 몇몇 실시예에 따르면, 표시패널의 배면에 배치되는 봉지기판, 및 봉지기판의 배면에 배치되는 차 본 명세서의 몇몇 실시예에 따르면, 차폐시트는 적어도 하나의 음향발생장치에서 발생된 자력이 봉지기판에 전 본 명세서의 실시예에 따른 표시장치는, 영상을 표시하며, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 표시패 본 명세서의 몇몇 실시예에 따르면, 제1 파티션은 적어도 하나의 음향발생장치를 향하도록 배치된 적어도 하나 공개특허 10-2020-0001876 본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 음향발생장치는 한쌍의 음향발생장치, 타원형의 음향발생장 본 명세서의 몇몇 실시예에 따르면, 제1 영역과 제3 영역 사이에 배치되는 제2 파티션, 및 제2 영역과 제3 영역 본 명세서의 몇몇 실시예에 따르면, 제1 영역 및 제2 영역의 각각에는 적어도 하나의 음향발생장치가 배치될 수 본 명세서의 몇몇 실시예에 따르면, 제1 파티션은 제1 변과 제1 변과 수직인 제2 변을 포함하며, 제1 파티션의 본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 패드부는 제1 영역 및 제2 영역의 각각에 배치되며, 적어도 본 명세서의 몇몇 실시예에 따르면, 제1 영역에 배치되는 음향발생장치와 제2 영역에 배치되는 음향발생장치는 본 명세서의 몇몇 실시예에 따르면, 제1 영역, 제2 영역, 및 제3 영역의 각각에는 상기 적어도 하나의 음향발생 본 명세서의 몇몇 실시예에 따르면 제1 영역, 상기 제2 영역, 및 상기 제3 영역의 면적은 동일할 수 있다. 본 명세서의 몇몇 실시예에 따르면, 제1 파티션의 적어도 한변에 배치되는 적어도 하나의 패드부를 더 본 명세서의 몇몇 실시예에 따르면, 제1 영역과 제3 영역 사이에 배치되는 제2 파티션, 제2 영역과 제3 영역 사 본 명세서의 몇몇 실시예에 따르면, 제1 파티션, 제2 파티션, 및 제3 파티션은 동일 재질로 구성할 수 있다. 본 명세서의 몇몇 실시예에 따르면, 제1 파티션, 제2 파티션, 상기 제3 파티션은 적어도 하나의 패드부 및 적어 본 명세서의 몇몇 실시예에 따르면, 제1 영역에 배치되는 음향발생장치와 제2 영역에 배치되는 음향발생장치는 본 명세서의 몇몇 실시예에 따르면, 제1 영역에 배치되는 음향발생장치, 제2 영역에 배치되는 음향발생장치, 및 본 명세서의 몇몇 실시예에 따르면, 제1 영역은 제1-1 영역 및 제1-2 영역을 포함하고, 제2 영역은 제2-1 영역 본 명세서의 몇몇 실시예에 따르면, 제1-1 영역과 제1-2 영역 사이에 배치되는 제4 파티션, 및 제2-1 영역과 제 본 명세서의 몇몇 실시예에 따르면, 제4 파티션 및 제5 파티션은 제1 파티션과 동일 재질로 구성할 수 있다. 본 명세서의 몇몇 실시예에 따르면, 제4 파티션 및 제5 파티션의 적어도 한변에는 패드부가 더 배치될 수 있다. 본 명세서의 몇몇 실시예에 따르면, 제1-2 영역에 배치되며, 제1 파티션 및 제2 파티션의 적어도 한변에 배치되 -40-본 명세서의 몇몇 실시예에 따르면, 제1-1 영역에 배치되는 음향발생장치 및 제1-2 영역에 배치되는 음향발생장 본 명세서의 몇몇 실시예에 따르면, 제1-1 영역에 배치되는 음향발생장치 및 제2-1 영역에 배치되는 음향발생장 이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 10: 표시장치도 8은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 도면이다.	The present specification outlines the advantages and features of the invention, along with methods to achieve them, which are described in detail through embodiments presented in the specifications with attached figures. The embodiments disclosed herein should be interpreted as including tolerances with respect to shapes, sizes, ratios, angles, and quantities of components unless explicitly stated otherwise. Descriptions of positional relationships (e.g., 'on', 'above', 'below', 'beside') and time relationships (e.g., 'after', 'following', 'next to', 'before') between components are exemplary, with terms like 'first', 'second' used for various elements without limitation. The specification provides a detailed explanation using terms such as 'first', 'second', 'A', 'B', etc. Herein, "display device" refers to a liquid crystal module (LCM) comprising a display panel and a driving unit, encompassing devices like LCMs, OLED modules, and similar display devices. In one example, a display panel and driving components form an LCM described as a "display device." For panels like liquid crystal display panels and organic light emitting diode (OLED) panels, numerous gate and data lines are included. The OLED panels include pixel arrays with features like an anode, cathode, and organic compound layers. Additionally, display panels could encompass backings like metal plates. A display panel with an acoustic generating device suitable for car central control panels may be partially or wholly combined in features with other embodiments. Referencing figures and examples appended, Figure 1a illustrates a display device with an acoustic generating device embodiment, showing the rear view of the display. This device uses a display panel as a diaphragm for sound generation. Figure 1b cross-section, along I-I' line, indicates that the acoustic generating device and supporting member are inclusive parts, with the supporting member possibly formed across the rear or side as a plate member with through-holes for device insertion. Adhering components may be positioned at panel edges. Figures 2a and 2b display sectional views of the acoustic generating structure with magnets outside or inside coils, applicable within patents like 10-2020-0001876. Plates, magnets, center poles, and accompanying features form part of such devices. Various configurations such as parallel and coaxial magnet and coil arrangements are addressed. Figures 3a through 26c expound on more panel-acoustic configurations, partitions, support elements, and acoustic pathways for broader applications as referenced in diagrams like Figures 16a-17. This specification extends to display devices accommodating regions, partitions, and diverse acoustic modalities, catering to evenly distributed sound pressure levels across frequency ranges. Elements such as adhesive members, support structures, or partition adjustments fortify functional adaptability, confirmable by sound analysis equipment. The document's embodiments facilitate improved acoustic dynamics, component stability under prolonged use, and performance within display technologies. The specification should be interpreted in light of presented embodiments while accommodating potential standard applicable variations.	1
1020180157051	도 5는 본 발명의 일 실시예에 따른 픽셀 어레이의 센서 영역에 대한 픽셀 배치 구조를 개략적으로 나타낸 도면	Figure 5 is a drawing schematically illustrating the pixel arrangement structure for the sensor region of a pixel array according to an embodiment of the present invention.	1
1020180074956	도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 개략적으로 나타내는 평면도이다. [0034]	Figure 1 is a plan view schematically illustrating a liquid crystal display device according to an embodiment of the present invention. [0034]	1
1020180169515	이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호 -7-또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러 도 1은 일반적인 표시장치를 나타낸 단면도이다. 도 1을 참조하면, 표시장치(100)는, 하부기판(120), 하부기판(120)에 대향하는 상부기판(140) 및 상부기판(140) 도 1의 표시장치(100)는 터치전극(TE)이 셀(130) 내부에 위치하는 인셀 타입의 표시장치(100)이다. 다만, 이는 한편, 정전기 방지막(150)은, 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루 한편, 정전기 방지막(150)은 제1도전부재(170a), 도전성 연결부재(172) 및 제2도전부재(170b)를 통해 하부기판 제1도전부재(170a) 및 제2도전부재(170b)는, 예를 들어, 은(Ag) 등의 금속재질로 이루어질 수 있고, 도전성 연 이하, 후술하는 본 발명의 실시예들에 따른 정전기 방지막 및 이를 포함하는 표시장치는, 전술한 문제점을 해결 이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 자세히 설명한다. <제1 실시예> 도 2는 본 발명의 실시예에 따른 표시장치를 나타낸 단면도이고, 도 3은 도 2의 표시장치의 정면을 나타낸 도면 도 2 내지 도 4를 참조하면, 표시장치(200)는, 하부편광판(210a) 상에 위치하는 표시패널(205), 표시패널(205) 보다 자세하게, 표시패널(205)은, 순차적으로 적층된 하부기판(220), 셀(Cell, 230) 및 상부기판(240)을 포함한 표시패널(205)은 액정층을 포함하는 액정표시패널(205)이고, 표시장치(200)는 액정표시장치(200)일 수 있다. 다 셀(230)에는 터치 전극이 형성될 수 있다. 전술한 바와 같이, 표시장치(200)는 인셀 타입의 표시장치(200)일 수 하부편광판(210a) 및 상부편광판(210b)은 광을 편광시켜 액정표시장치(200)의 외부로 출사시키는 기능을 수행한 이러한, 정전기를 제거시키기 위해 정전기 방지막(250)이 배치된다. 정전기 방지막(250)은, 매트릭스(Matrix) 정전기 방지막(250)의 전면에 걸쳐 분산되어 있는 탄소나노튜브(254)는, 탄소와 탄소간에 sp2결합을 이루고 있 탄소나노튜브(254)의 면저항 값은 1000Ω/□ 내지 20000Ω/□ 일 수 있다. 표시장치(200)가 인셀 터치 방식의 탄소나노튜브(254)의 면저항 값이 1000Ω/□ 보다 작은 경우, 정전기 방지막(250)의 면저항 값이 작아지고, 이 정전기 방지막(250)에서의 탄소나노튜브(254)의 함량은, 광 투과율에 대한 설계 값에 따라 조절될 수 있다. 탄 한편, 정전기 방지막(250)의 면저항(Sheet Resistance) 값은, 전면에 걸쳐 균일하게 형성되고, 구체적으로 면저 따라서, 본 발명의 실시예에 따른 표시장치(200)의 정전기 방지막(250)의 면저항 값은, 107Ω/□ 내지 109Ω/□ 한편, 정전기 방지막(250)의 일단은, 도전부재(270)를 통해, 표시패널(205)의 하부기판(220)의 가장자리에 연결 이러한 도전부재(270)를 도 1에 도시된 일반적인 표시장치(200)의 제1도전부재(170a), 도전성 연결부재(172) 및 다만, 도 2 및 도 3에 도시된 표시장치(200)의 도전부재(270)의 형상이나 배치 등은, 예를 들어 도시된 것이고, <제1 실험예> 이하, 첨부된 표와 그래프들을 참조하여, 본 발명의 실시예의 효과를 설명한다. 도 5a는 실시예에 따른 탄소나노튜브의 면저항에 대한 정전기 방지막의 면저항 값과 면저항 균일도를 나타내는 도 5a를 참조하면, 탄소나노튜브 자체의 면저항 값을 477Ω/□에서 1800Ω/□ 까지 증가시킴에 따라 정전기 방 전술한 바와 같이, 표시장치가 인셀 방식의 액정표시장치인 경우에 있어서, 터치 감도를 유지하면서 동시에 방 다만, 샘플1(Sample 1)의 경우, 면저항 값이 107.4Ω/□ 내지 1010.5Ω/□의 편차가 큰 범위에서 형성되어 있고, 반면, 샘플4(Sample 4)에서 볼 수 있듯이, 탄소나노튜브의 자체 면저항 값을 1800Ω/□ 로 형성하면, 면저항 값 정전기 방지막의 면저항 균일도에 관한 그래프가 도 5b에 도시되어 있다. 샘플1(Sample 1)에서 샘플4(Sample 도 6은 실시예에 따른 탄소나노튜브의 함량에 대한 정전기 방지막의 면저항 값을 나타내는 그래프이다. 도 6을 참조하면, 제1라인(L1)은 일반적인 표시장치의 정전기 방지막의 면저항 값을 나타낸 것이고, 제2라인 제1라인(L1)에서 A 영역을 검토하면, 터치 감도를 유지하면서 동시에 방전의 기능을 수행할 수 있는 정전기 방 반면, 제2라인(L2)의 B 영역을 검토하면, 정전기 방지막의 면저항 값이 108Ω/□ 부근일 경우의 기울기가 매우 공개특허 10-2016-0066494 도 7은 일 실시예에 따른 탄소나노튜브의 함량과 면저항 값에 대한 광 투과율을 나타내는 표이다. 도 7을 참조하면, 광 투과율의 설계 값에 따른 탄소나노튜브의 함량 및 면저항 값을 볼 수 있다. 구체적으로, 여기서, 도 7에 나타난 바와 같이, 터치 감도가 유지되고, 동시에 방전 기능을 원활하게 수행할 수 있는 정전기 도 8a는 일반적인 정전기 방지막의 시간에 따른 면저항 값의 변화를 나타내는 그래프이고, 도 8b는 정전기 방지 도 8a는, 정전기 방지막이 PEDOT:PSS의 도전성 고분자 물질로 이루어지고, 95℃의 환경에서, 시간에 따른 정전 반면, 도 8b를 참조하면, 실시예에 따른 정전기 방지막의 경우, 8Ω/□ 정도의 초기 면저항 값을 갖는 정전기 따라서, 실시예에 따른 정전기 방지막은, 일반적인 정전기 방지막에 비해 내열성 및 신뢰성이 우수한 것을 알 도 9는 일반적인 정전기 방지막의 온도에 따른 중량%와, 실시예에 따른 정전기 방지막의 온도에 따른 중량%를 도 9를 참조하면, 일반적인 정전기 방지막과 실시예에 따른 정전기 방지막을 열중량 분석기(Thermo Gravimetric 일반적인 표시장치의 정전기 방지막의 경우, 정전기 방지막에 포함된 전도성 고분자인 PEDOT:PSS는 대략 500℃ 따라서 실시예에 따른 정전기 방지막은, 일반적인 정전기 방지막에 비해 내열성이 우수한 것을 알 수 있다. 정리하면, 표시장치가 터치 기능을 포함하는 액정표시장치인 경우, 107Ω/□ 내지 109Ω/□의 면저항 값을 갖고, <제2 실시예> 이하, 전술한 본 발명의 제1 실시예에 따른 정전기 방지막을 제조하기 위한, 탄소나노튜브 분산액 조성물 이를 도 10은 탄소나노튜브 분산액과 실란졸을 혼합하여 전도성 코팅액 조성물의 제조를 나타낸 모식도이고, 도 11은 본 발명은 탄소나노튜브 분산액 조성물 및 이를 포함하는 전도성 코팅액 조성물에 관한 것으로서, 보다 구체적 <탄소나노튜브 분산액 조성물> 본 발명에 따른 탄소나노튜브 분산액 조성물은 탄소나노튜브, 폴리아크릴산 수지 및 탄소수 2 내지 5의 직쇄의 탄소나노튜브 탄소나노튜브는 전도성이 뛰어난 물질로서, 이를 포함하여 코팅막을 형성하는 경우, 우수한 전기전도도를 나타 상기 탄소나노튜브(CNT)는 통상의 아크(arc) 방전법, 레이저 증착법, 플라즈마 화학기상증착법, 기상 합성법, 구체적으로, 위 합성법에 의해 제조된 생성물을 시트 또는 평균직경이 2 내지 5㎜인 과립 형상으로 만든 후 진 탄소나노튜브는 총 100중량% 중에 탄소 불순물이 40중량% 이하, 보다 바람직하게는 25중량% 이하로 포함된 것이 탄소나노튜브는 단일벽 탄소나노튜브, 이중벽 탄소나노튜브 또는 다중벽 탄소나노튜브일 수 있으며, 이들은 단 본 발명에 따른 탄소나노튜브의 함량은 특별히 한정되지 않으나, 분산액 조성물 총 중량에 대하여, 예를 들면, 폴리아크릴산 수지 본 발명에 따른 폴리아크릴산 수지는 탄소나노튜브를 효과적으로 분산시키기 위한 분산제 역할을 수행하는 성분 본 발명에 따른 폴리아크릴산 수지의 함량은 특별히 한정되지 않으나, 분산액 조성물 총 중량에 대하여, 0.02 본 발명에 따른 폴리아크릴산 수지의 중량평균분자량은 특별히 한정되지 않으나, 예를 들면, 2,000 내지 본 발명의 분산액 조성물은 미량의 물을 포함할 수 있는 바, 상기 폴리아크릴산 수지는 물에 용해 또는 유화된 탄소수 2 내지 5의 직쇄의 알칸올 본 발명에 따른 탄소수 2 내지 5의 직쇄의 알칸올은 탄소나노튜브를 효과적으로 분산시키기 위한 분산매로서, 본 발명에 따른 탄소수 2 내지 5의 직쇄의 알칸올의 구체적인 예로는, 에탄올, n-프로판올, n-부탄올, n-펜탄올 본 발명에 따른 알칸올의 함량은 특별히 한정되지 않으나, 예를 들면, 조성물 총 중량에 대하여, 50 내지 99.93 추가 분산제 본 발명에 따른 탄소나노튜브 분산액 조성물은 필요에 따라 추가 분산제를 더 포함할 수 있으며, 추가 분산제의 본 발명에서 아크릴계 블록 공중합체란, 서로 다른 아크릴계 단량체가 중합 반응을 하여, 각각 블록을 이룬 공 추가 분산제의 함량은 특별히 한정되지 않으나, 조성물 총 중량에 대하여, 0.1 내지 2중량%로 포함될 수 본 발명에 따른 탄소나노튜브 분산액 조성물은 필요에 따라 미량의 물을 더 포함할 수 있다. 물은 전술한 성분 <탄소나노튜브 분산액 조성물의 제조방법> 전술한 성분을 포함하는 탄소나노튜브 분산액 조성물의 제조 방법을 설명하면 다음과 같다. 먼저, 탄소나노튜브, 폴리아크릴산 수지 및 탄소수 2 내지 5의 직쇄의 알칸올을 혼합한다. 폴리아크릴산 수지는 다음으로, 탄소나노튜브 분산액 조성물의 각 성분들을 혼합한 후, 1000 내지 1800bar로 고압 분산을 수행한다. 분산시 압력이 1000bar 미만인 경우, 탄소나노튜브에 전달되는 에너지가 낮아 분산 효과가 현저히 저하될 수 있 공개특허 10-2016-0066494 상기 분산은 소정 입경의 노즐로 조성물을 전술한 압력 범위로 분사하여 수행될 수 있으며, 이때, 조성물이 분 상기 범위의 노즐을 사용하는 경우, 전술한 바와 같이 1,000bar내지 1,800bar의 고압으로 공정을 용이하게 수행 노즐의 구경은 및 유량은 상기 압력 범위에 적합하게, 적정 범위로 선택될 수 있다. 또한, 상기 고압 분산 공정 전에 교반 공정을 더 수행할 수도 있으며, 이 경우, 조성물의 혼합을 최적화하여 고 <전도성 코팅액 조성물> 이하, 전술한 탄소나노튜브 분산액 조성물 100중량부에 대하여, 실란졸 10 내지 100중량부를 포함하는 전도성 탄소나노튜브 분산액 조성물 상기 탄소나노튜브 분산액 조성물은 전술한 성분 및 함량이 동일하게 적용될 수 있으며, 전술한 바와 같이, 고 실란졸 본 발명에 따른 실란졸은 코팅액 조성물에서 바인더 역할을 수행하는 것으로서, 알콕시실란 화합물, 산촉매, 알 알콕시실란 화합물 본 발명에 따른 알콕시실란 화합물은 바인더 수지로서, 그 종류는 특별히 한정되지 않으나, 예를 들면, 테트라 이 중에서, 알킬기의 탄소수가 1 내지 20인 알킬알콕시실란 화합물이 가장 바람직하며, 더욱 바람직하게는 테트 본 발명에 따른 알콕시실란 화합물의 함량은 특별히 한정되지 않으나, 실란졸 총 중량에 대하여, 20 내지 60중 산촉매 본 발명에 따른 산촉매는 물과 알콕사 실란의 가수분해를 촉진시키며 적정 가교도를 부여하기 위한 것으로서, 본 발명에 따른 산촉매의 함량은 특별히 한정되지 않으나, 실란졸 총 중량에 대하여, 0.01 내지 10중량%로 포함 알코올계 용매 본 발명에 따른 알코올계 용매의 종류는 특별히 한정되지 않으나, 탄소나노튜브 분산액과의 상용성 측면에서 친 본 발명에 따른 알코올계 용매의 함량은 특별히 한정되지 않으나, 실란졸 총 중량에 대하여, 10 내지 70중량%로 물 본 발명에 따른 물은 알콕시 실란과 가수분해 반응을 하는 성분으로, 그 함량은 특별히 한정되지 않으나, 실란 첨가제 본 발명에 따른 전도성 코팅액 조성물은 전술한 탄소나노튜브 분산액 및 실란졸 외에 필요에 따라 첨가제를 더 사용 가능한 첨가제로는, 분산제, 실란 커플링제, 레벨링제, 슬립제, 계면활성제, pH 조절제, 지건제, 점도 조 보다 구체적인 예로, 코팅막의 슬립성 향상을 위해 슬립제를 더 포함할 수 있으며, 상기 슬립제의 종류는 특별 또한, 에틸렌 글리콜 또는 디메틸포름아마이드, 1- 메틸 -2- 피롤리돈등의 극성용매는 분산액내에서 탄소나노튜 상기 추가 첨가제들은 단독으로 또는 2종 이상 혼합하여 사용될 수 있으며, 그 함량은 특별히 한정되지 않으나, 본 발명에 따른 실란졸은 전술한 성분들을 소정 조건에서 반응시킴으로써 제조될 수 있으며, 반응 조건은 특별 본 발명에 따른 전도성 코팅액 조성물은 탄소나노튜브 분산액과 실란졸을 각각 제조한 후, 탄소나노튜브 분산액 본 발명의 탄소나노튜브 분산액의 PH는 1.7 내지 3.5일 수 있다. 탄소나노튜브 분산액의 PH가 1.7 이상이면 탄 본 발명에 따른 실란졸은 PH를 낮게 형성한다. 실란졸의 PH가 낮아질수록 겔(gel) 반응 및 실란졸의 가수분해가 본 발명의 전도성 코팅액 조성물은 탄소나노튜브 분산액 조성물 100중량부에 대하여, 실란졸 10 내지 100중량부 혼합시에 실란졸의 함량이 10중량부 미만으로 포함되는 경우, 코팅층의 밀착력 확보가 어려우며, 100중량부를 혼합 방법은 특별히 한정되지 않으나, 초음파분산기, 고압분산기, 균질기, 밀 등을 이용하여 수행될 수 있으며, 전술한 성분을 포함하는 전도성 코팅액 조성물로 코팅막 형성시 균일하고, 우수한 전기전도도를 구현할 수 있으 <표시장치> 전술한 전도성 코팅액 조성물로 형성된 정전기 방지막을 구비하는 표시장치에 대해 설명한다. 하기에서는 전술 도 12 및 도 13은 본 발명의 표시장치를 개략적으로 보여 주는 도면들이다. 도 14는 도 12에 도시된 터치 센서 도 12 내지 도 14를 참조하면, 본 발명의 표시장치는 터치 센싱 장치를 포함한다. 터치 센싱 장치는 표시패널 표시패널(300)에서 두 장의 기판들 사이에는 액정층이 형성된다. 액정 분자들은 픽셀 전극(12)에 인가되는 데이 터치 센서(Cs)는 센서 전극과, 센서 전극에 연결된 센서 배선(M3)을 포함한다. 센서 전극들(COM, C1~C4)은 기존 센서 배선들(M3)은 스페이서(spacer)의 위치를 회피하여 서브 픽셀들 간의 경계에 배치된다. 센서 배선들(M3)은 공개특허 10-2016-0066494 터치 센서들이 표시패널(300)의 픽셀 어레이에 내장되기 때문에 터치 센서들(Cs)은 기생 용량을 통해 픽셀들에 픽셀들 각각은 데이터 라인들(S1~Sm)과 게이트 라인들(G1~Gn)의 교차부들에 형성된 픽셀 박막 트랜지스터(Thin 표시패널(300)의 상부 기판에는 블랙매트릭스, 컬러필터 등이 형성될 수 있다. 표시패널(300)의 하부 기판은 표시패널(300)의 배면 아래에는 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 에지형(edge type) 또는 직 본 발명의 표시장치는 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동부(302, 304, 306), 및 터치 디스플레이 구동부(302, 304, 306)는 디스플레이 구동 기간(Td) 동안 픽셀들에 데이터를 기입한다. 픽셀들은 디스플레이 구동부(302, 304, 306)는 데이터 구동부(302), 게이트 구동부(304) 및 타이밍 콘트롤러(306)를 포함 데이터 구동부(302)는 디스플레이 구동 기간(Td) 동안 타이밍 콘트롤러(306)로부터 수신되는 입력 영상의 디지 게이트 구동부(304)는 디스플레이 구동 기간(Td) 동안, 데이터전압에 동기되는 게이트 펄스(또는 스캔펄스)를 타이밍 콘트롤러(306)는 호스트 시스템(308)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 공개특허 10-2016-0066494 타이밍 콘트롤러(306)는 호스트 시스템(308)으로부터의 입력 영상 데이터(RGB)를 데이터 구동부(302)로 전송한 호스트 시스템(308)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인 타이밍 콘트롤러(306) 또는 호스트 시스템(308)은 디스플레이 구동부(302, 304, 306)와 터치 센서 구동부(310) 터치 센서 구동부(310)는 터치 센서 구동 기간(Tt) 동안 터치 구동 신호(Tdrv)를 발생한다. 터치 구동 신호 데이터 구동 회로(12)와 터치 센서 구동부(310)는 하나의 IC(Integrated Circuit) 내에 집적될 수 있다. 도 15는 표시패널(300)의 단면 구조를 보여 주는 단면도이다. 도 15를 참조하면, 표시패널(300)의 하판은 하부 기판(SUBS1) 상에 TFT 어레이를 포함한다. 표시패널(300)의 상 하부 기판(SUBS1) 상에 버퍼 절연막(BUF), 반도체 패턴(ACT) 및 게이트 절연막(GI)이 형성된다. 게이트 절연막 제1 보호막(PAS1)은 제2 금속 패턴을 덮는다. 제1 보호막(PAS1) 위에 제2 보호막(PAS2)이 형성된다. 제2 보호막 제3, 제4 및 제5 보호막(PAS1, PAS3, PAS4, PAS5)은 패터닝되어 TFT의 소스(SE)를 노출하는 콘택홀을 상부 기판(SUBS2) 상에 블랙 매트릭스(BM)와 컬러 필터(CF)가 형성되고, 그 위에 평탄화막(OC)이 형성된다. 평 상부 기판(SUBS2) 상에 본 발명의 정전기 방지막(250)이 형성된다. 본 발명에 따른 정전기 방지막(250)은 우수 공개특허 10-2016-0066494 이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이들 실시예는 본 발명을 예시하는 것일 뿐 <제2 실험예> 이하, 전술한 탄소나노튜브 분산액 및 이를 포함하는 전도성 코팅액 조성물을 이용하여 정전기 방지막을 형성하 실험 1 : 전도성 코팅액 조성물 및 이로 제조된 코팅막(정전기 방지막)의 특성 측정 실시예 1 <탄소나노튜브 분산액의 제조> 아크 방전법으로 합성된 탄소나노튜브(SA100, ㈜나노솔루션)를 경사각도가 3°인 로터리 킬른 회전성 반응기를 이후, 탄소나노튜브A 0.15중량부, 폴리아크릴산 수지 수용액(고형분 25%/ 폴리아크릴산 수지 Mw = (250,000)) <실란졸의 제조> 노르말 프로판올 21.7중량부와 TEOS 62.6중량부를 환류관을 구비한 반응기에 넣고 30분간 교반기를 이용하여 상 <전도성 코팅액 조성물> 제조된 탄소나노튜브 분산액 66 중량부에 바인더 33중량부, BYK2001 0.95중량부, 표면 슬립제로 BYK333 0.05중 실시예 2 (분산매의 종류가 상이한 경우) 탄소나노튜브 분산액 제조시, 분산매로서, 에탄올을 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 전도 실시예 3 (분산매의 종류가 상이한 경우) 탄소나노튜브 분산액 제조시, 분산매로서, 부탄올을 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 전도 실시예 4 (분산매의 종류가 상이한 경우) 탄소나노튜브 분산액 제조시, 분산매로서, 펜탄올을 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 전도 실시예 5 (PAA의 중량평균분자량이 다른 경우) 공개특허 10-2016-0066494 -19-탄소나노튜브 분산액 제조시, 폴리아크릴산 수지의 중량평균분자량이 1,250,000인 것을 사용한 것을 제외하고는 실시예 6 (BYK 2155를 사용한 경우) 탄소나노튜브 분산액 제조시, DISPERBYK 2001 대신 DISPERBYK 2155를 사용한 것을 제외하고는 실시예 1과 동일 실시예 7 (분사 압력이 상이한 경우) 탄소나노튜브 분산액 제조시, 1000bar의 압력으로 분사한 것을 제외하고는 실시예 1과 동일한 방법으로 전도성 실시예 8 (분사 압력이 상이한 경우) 탄소나노튜브 분산액 제조시, 1800bar의 압력으로 분사한 것을 제외하고는 실시예 1과 동일한 방법으로 전도성 실시예 9 (분사 노즐 직경이 상이한 경우) 탄소나노튜브 분산액 제조시, 직경이 500㎛의 노즐을 사용하여 분사한 것을 제외하고는 실시예 1과 동일한 방법 실시예 10 (분사 노즐 직경이 상이한 경우) 탄소나노튜브 분산액 제조시, 직경이 300㎛의 노즐을 사용하여 분사한 것을 제외하고는 실시예 1과 동일한 방법 실시예 11 제조된 탄소나노튜브분산액 80중량부에 바인더14중량부, BYK 2001 0.95중량부, 에틸렌글리콜 5중량부, 표면 슬 비교예 1 (분산매의 종류가 본 발명의 범위를 벗어나는 경우) 탄소나노튜브 분산액 제조시, 분산매로서, 이소프로판올을 사용한 것을 제외하고는 실시예 1과 동일한 방법으로 비교예 2 (분산제로 PAA 대신 도데실술폰산나트륨을 사용한 경우) 탄소나노튜브 분산액 제조시, 폴리아크릴산 수용액 대신 도데실술폰산나트륨 수용액을 사용한 것을 제외하고는 비교예 3 (이소프로판올을 사용하고, 분사 압력이 본 발명의 범위를 벗어나는 경우) 탄소나노튜브 분산액 제조시, 900bar의 압력으로 분사한 것을 제외하고는 비교예 1과 동일한 방법으로 전도성 비교예 4 (이소프로판올을 사용하고, 분사 압력이 본 발명의 범위를 벗어나는 경우) 탄소나노튜브 분산액 제조시, 2000bar의 압력으로 분사한 것을 제외하고는 비교예 1과 동일한 방법으로 전도성 시험 방법 (1) 분산성 평가 실시예들 및 비교예들에 따라 제조된 탄소나노튜브 분산액 조성물을 평가하기 위해 제타 포텐셜을 <평가 기준> ○: 절대값이 25mV를 초과하는 경우 공개특허 10-2016-0066494 -20-△: 절대값이 10 내지 25mV 범위인 경우 Ⅹ: 절대값이 10mV 미만인 경우 (2) 분산 안정성 평가 실시예들 및 비교예들에 따라 제조된 탄소나노튜브 분산액 조성물을 유리병에 넣어 상온에서 30일 동안 응집되 <평가 기준> ○: 14일 후 응집 발생 △: 7일 후 응집 발생 Ⅹ: 2일 이내 응집 발생 (3) 코팅성 평가 실시예들 및 비교예들에 따라 제조된 전도성 코팅액 조성물을 유리 기판 상에 스핀 코터를 이용하여 400rpm, 15 <평가 기준> ○: 핀홀 없는 경우 △: 핀홀이 2개 미만인 경우 Ⅹ: 핀홀이 2개 이상인 경우 (4) 표면 비저항 평가 실시예들 및 비교예들에 따라 제조된 전도성 코팅액 조성물을 유리 기판 상에 스핀 코터를 이용하여 400rpm, 15 (5) 투과도 실시예들 및 비교예들에 따라 제조된 전도성 코팅액 조성물을 유리 기판 상에 스핀 코터를 이용하여 400rpm, 15 <평가 기준> ○: 89.5 ≤ 투과도(%) △: 87.5≤ 투과도(%) < 89.5 Ⅹ: 투과도(%) < 87.5 (6) 내스크래치성 실시예들 및 비교예들에 따라 제조된 전도성 코팅액 조성물을 유리 기판 상에 스핀 코터를 이용하여 400rpm, 15 <평가 기준> 공개특허 10-2016-0066494 -21-○: 8~9 H △: 6~7 H Ⅹ: ~5 H 전술한 실시예들 및 비교예들에 따라 제조된 코팅막의 분산 특성, 코팅성, 표면비저항, 투과도 및 내스크래치성 분산 특성 코팅성표면비저항( 상기 표 1을 참조하면, 탄소나노튜브 분산액 제조시 용매로 프로판올, 에탄올 및 부탄올을 각각 사용한 실시예 또한, 탄소나노튜브 분산액 제조시 폴리아크릴산 수지의 중량평균분자량 1,250,000인 것을 사용한 실시예 5와, 또한, 탄소나노튜브 분산액 제조시 1000bar의 압력으로 분사한 실시예 7은 분산성, 분산 안정성, 코팅성, 투과 또한, 탄소나노튜브 분산액 제조시 직경이 각각 500㎛와 300㎛의 노즐을 사용하여 분사한 실시예 9와 10은 표면 -22-또한, 탄소나노튜브분산액 80중량부에 바인더 14중량부, BYK 2001 0.95중량부 및 에틸렌글리콜 5중량부로 달리 반면, 탄소나노튜브 분산액 제조시 분산매로 이소프로판올을 사용한 비교예 1은 표면비저항이 108.2(Ω/□)로 나 또한, 탄소나노튜브 분산액 제조시 폴리아크릴산 수용액 대신 도데실술폰산나트륨 수용액을 사용한 비교예 2는 또한, 탄소나노튜브 분산액 제조시 이소프로판올을 사용하고 각각 900bar와 2000bar의 압력으로 분사한 비교예 이 결과를 통해, 본 발명의 탄소나노튜브 분산액의 제조 공정에 따라 제조된 코팅막은 분산성, 분산 안정성, 코 실험 2 : 탄소나노튜브 분산액과 바인더의 PH에 따른 코팅막(정전기 방지막)의 특성 측정 전술한 실시예 1의 탄소나노튜브 분산액 67중량부에 테오스 졸(TEOS sol) 바인더 32.95중량부, 표면 슬립제로 탄소나노튜브 분 상기 표 2를 참조하면, 바인더의 PH를 2.00으로 고정한 상태에서 탄소나노튜브 분산액의 PH가 바인더의 PH와 가 이 결과를 통해, 탄소나노튜브 분산액과 바인더의 PH가 유사할수록 코팅막의 저항과 전도성 코팅액의 점도의 변 공개특허 10-2016-0066494 상기와 같이, 본 발명의 탄소나노튜브 분산액 조성물은 폴리아크릴산 수지를 분산제로 사용함으로써, 탄소나노 본 발명의 탄소나노튜브 분산액 조성물의 제조 방법은 특정 압력 범위로 고압 분산을 수행함으로써, 폴리아크릴 본 발명의 탄소나노튜브 분산액 조성물을 포함하는 전도성 코팅액 조성물은 균일한 코팅막을 형성시킬 수 있으 본 발명에 따른 전도성 코팅액 조성물로 형성된 정전기 방지막은 우수한 전기전도도를 나타내며, 기계적 강도 본 발명에 따른 정전기 방지막 및 이를 포함하는 표시장치는, 제조 공정시 발생되는 정전기를 외부로 용이하게 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에 210a: 하부편광판 210b: 상부편광판도 15는 본 발명의 표시패널을 나타낸 단면도.	Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. The reference numerals in each figure -7- also, in describing the components of the invention, terms such as first, second, A, B, (a), (b) may be used. Figure 1 is a cross-sectional view illustrating a typical display device. Referring to Figure 1, the display device (100) includes a lower substrate (120), an upper substrate (140) opposing the lower substrate (120), and the display device (100) of Figure 1 is an in-cell type display device (100) where the touch electrode (TE) is positioned inside the cell (130). Also, an antistatic protective film (150) is composed of a transparent conductive material like indium-tin-oxide (ITO) or indium-zinc-oxide (IZO). The antistatic protective film (150) connects to the lower substrate through the first conductive member (170a), conductive connecting member (172), and second conductive member (170b). For example, the first and second conductive members (170a, 170b) may be made of metal materials such as silver (Ag), and a conductive connection is formed therein. Below, detailed descriptions of embodiments of the present invention, including the antistatic protective film according to the present invention, are provided to address the issue described above. Referring to the attached drawings, the embodiments of the present invention will be described in detail. <First Embodiment> Figure 2 is a cross-sectional view showing a display device according to an embodiment of the present invention, and Figure 3 shows the front of the display device of Figure 2. Referring to Figures 2 to 4, display device (200) includes a display panel (205) positioned on the lower polarizer (210a), and further, the display panel (205) comprises a lower substrate (220), a cell (230), and an upper substrate (240) sequentially stacked. The display panel (205) is a liquid crystal display panel (205) comprising a liquid crystal layer, and the display device (200) can be a liquid crystal display device (200). A touch electrode can be formed in the cell (230). As described above, the display device (200) can be an in-cell type display device (200). The lower polarizer (210a) and the upper polarizer (210b) perform the function of polarizing light for emission out of the liquid crystal display device (200). An antistatic protective film (250) is disposed to facilitate the removal of static electricity. The antistatic protective film (250) includes carbon nanotubes (254) dispersed throughout its front, with sp2 bonds formed between carbon atoms. The sheet resistance of the carbon nanotubes (254) may range from 1000廓/??to 20000廓/?? If the carbon nanotube (254) sheet resistance is less than 1000廓/?? it reduces the sheet resistance value of antistatic protective film (250), and the content of carbon nanotubes (254) in the antistatic protective film (250) can be adjusted based on a design value concerning light transmittance. At the same time, the sheet resistance value of the antistatic protective film (250) is uniformly formed across the entirety, specifically a range of 107廓/??to 109廓/?? The end of the antistatic protective film (250) is connected to the edge of the lower substrate (220) of the display panel (205) through a conductive member (270). The conductive members (270) shown in Figure 1 of a typical display device (200) with the first conductive member (170a) and conductive connecting member (172) may be shaped or arranged as illustrated, but are not limited to the illustrated examples. <First Experimental Example> Hereinafter, the effects of the embodiment of the present invention are explained with reference to the attached tables and graphs. Figure 5a shows the sheet resistance value and uniformity of an antistatic protective film against the sheet resistance of carbon nanotubes in accordance with an embodiment. Referring to Figure 5a, as the intrinsic sheet resistance of carbon nanotubes increases from 477廓/??to 1800廓/?? the sheet resistance of the antistatic protective film decreases. As described above, in an in-cell type liquid crystal display device, maintaining touch sensitivity while achieving discharge functions can be realized. However, in the case of Sample 1, the sheet resistance value is formed over a broad range of deviation, 107.4廓/??to 1010.5廓/?? whereas, as seen in Sample 4, forming the intrinsic sheet resistance value of carbon nanotubes at 1800廓/??provides a more stable range. A graph concerning the uniformity of sheet resistance for the antistatic protective film is shown in Figure 5b. From Samples 1 to Samples 4, Figure 6 illustrates the sheet resistance value of an antistatic protective film relative to the content of carbon nanotubes. Referring to Figure 6, Line 1 (L1) indicates the sheet resistance value of a typical display device's antistatic protective film, while Line 2 (L2) evaluates an antistatic protective film capable of accomplishing both touch sensitivity and discharge functions at high efficiency when lying in the B zone near 108廓/?? contributing to an extremely low gradient. Patent Publication 10-2016-0066494 Figure 7 shows a chart of light transmittance corresponding to the content and sheet resistance value of carbon nanotubes in an embodiment. Referring to Figure 7, the content and sheet resistance value with respect to the design value for light transmittance are displayed. Specifically, as shown in Figure 7, a stable performance in both touch sensitivity and discharge function is provided by the antistatic protective film. Figure 8a illustrates a graph depicting changes in the sheet resistance value of a typical antistatic protective film over time, while Figure 8b shows variations for the antistatic protective film in an embodiment. In Figure 8a, with the antistatic protective film made of a conductive polymer substance such as PEDOT:PSS, changes over time under 95??are indicated. Conversely, as per Figure 8b, the antistatic protective film in an embodiment maintains an initial sheet resistance value of approximately 8廓/?? denoting superior heat resistance and reliability when compared to a typical antistatic protective film. Figure 9 compares the weight percentage relative to temperature for both a standard and embodiment's antistatic protective film using a Thermo Gravimetric Analyzer. For conventional antistatic protective films, the conductive polymer PEDOT:PSS decomposes at approximately 500?? Hence, the antistatic protective film depicted exhibits superior thermal resistance over typical counterparts. In conclusion, when a liquid crystal display device with touch functionality maintains a sheet resistance value in the range of 107廓/??to 109廓/?? <Second Experimental Example> Below, utilizing the aforementioned antistatic protective film of the first embodiment, carbon nanotube dispersion composition, and related conductive coating composition, the following procedures demonstrate the formation of an antistatic protective film. Experiment 1 undertakes the measurement of the properties for conductive coating composition and the resultant antistatic protective film from Example 1 <manufacture of carbon nanotube dispersion>. Carbon nanotubes (SA100, provided by Nanotechnology Solutions Co., Ltd) synthesized via arc discharge method are treated in a rotary kiln with a slope angle of 3째. Following this, 0.15 weight parts of Carbon Nanotube A and an aqueous polyacrylic acid resin solution (with a solid content of 25% and polymer Mw = 250,000) were added. <Manufacturing Silanzole> 21.7 weight parts of normal propanol and 62.6 weight parts of TEOS were placed into a reflux apparatus for controlled mixing over 30 minutes. <conductive coating composition> 66 weight parts of prepared carbon nanotube dispersion mixed with 33 weight parts of a binder, 0.95 weight parts of BYK2001, and 0.05 weight parts of a surface slip agent BYK333 yielded the composition in Example 2 (where a different solvent was used). Deviations from Example 1 included manufacturing carbon nanotube dispersion using ethanol as the solvent. Example 3 used butanol instead but otherwise followed the same method as Example 1. Example 4 used pentanol, deviating only in the solvent, retaining the rest of the method. Example 5 used a polyacrylic acid resin with a distinct weight-average molecular weight than Example 1, Public Patent 10-2016-0066494 -19- retaining identical methods except for the altered resin. Example 6 replaced the DISPERBYK 2001 with DISPERBYK 2155 during carbon nanotube dispersion production, adhering otherwise to the same methods. Example 7 varied the dispersion pressure to 1000bar during the manufacturing of carbon nanotube dispersion, whereas Example 8 adjusted it to 1800bar, maintaining the approach from Example 1. Example 9 altered the nozzle diameter to 500關m for spraying; other conditions mirrored those in Example 1. Example 10 employed a 300關m nozzle diameter, aligning all other procedures with Example 1. Example 11, with 80 weight parts of manufactured carbon nanotube dispersion, 14 weight parts of a binder, 0.95 weight parts of BYK 2001, and 5 weight parts of ethylene glycol deviated only in these particulars. Comparative Example 1 featured isopropanol as the solvent for carbon nanotube dispersion manufacturing, diverging from the method of Example 1. Comparative Example 2 replaced the aqueous polyacrylic acid solution with sodium dodecyl sulfonate aqueous solution, otherwise consistent with Example 1. Comparative Example 3 used isopropanol, adjusting pressures to 900bar, diverging from Example 1?셲 procedure. Comparative Example 4 reverted to isopropanol, with pressures increased to 2000bar, contrasting Example 1's approach. Test Methods (1) Dispersion Evaluation Using zeta potential values, the dispersion characteristics of carbon nanotube dispersion compositions from various examples were assessed. <evaluation criteria> ?? Zeta potential exceeds absolute value of 25mV Public Patent 10-2016-0066494 -20- ?? Absolute value ranges 10 to 25mV ?? Absolute value below 10mV (2) Dispersion Stability Assessment Carbon nanotube dispersion compositions of various examples were bottled and remained stationary for 30 days at room temperature to evaluate aggregation levels. <evaluation criteria> ?? Aggregation apparent post-14 days ?? Aggregation apparent post-7 days ?? Aggregation within 2 days (3) Coating Performance Evaluation Conductive coating compositions from various examples were applied on glass substrates via a spin coater operating at 400rpm for 15 seconds for evaluation. <evaluation criteria> ?? Absence of pinholes ?? Less than 2 pinholes ?? Two or more pinholes (4) Surface Specific Resistance Evaluation Conductive coating compositions from various examples were spin-coated on glass substrates at 400rpm for 15 seconds for resistivity assessment. (5) Transmittance Conductive coating compositions from various examples were spin-coated on glass substrates at 400rpm for 15 seconds for transmittance evaluation. <evaluation criteria> ?? Transmittance ??89.5% ?? 87.5% ??Transmittance < 89.5% ?? Transmittance < 87.5% (6) Scratch Resistance Conductive coating compositions were evaluated via spin coating on glass substrates at 400rpm for 15 seconds. <evaluation criteria> Public Patent 10-2016-0066494 -21- ?? 8~9 H ?? 6~7 H ?? ~5 H As demonstrated by various examples and comparative examples, the attributes of the coating film, such as dispersion characteristics, coating properties, surface resistivity, transmittance, and scratch resistance, were evaluated. The Table 1 shows, employing solvents like propanol, ethanol, and butanol in carbon nanotube dispersion manufacturing exhibited diverse outcomes. In addition, utilizing a polyacrylic acid resin of a 1,250,000 weight-average molecular weight during dispersion production improved characteristics in Example 5. Example 7 maintained qualities in dispersion, stability, coating attributes, and transmittance operating at a 1000bar pressure, and Example 9 & 10 utilizing 500關m and 300關m nozzles correspondingly evidenced consistent surface characteristics. -22- Furthermore, constituting 80 weight parts of a carbon nanotube dispersion with 14 weight parts of a binder, 0.95 weight parts of BYK 2001, and 5 weight parts ethylene glycol contrasted alternatively, while Comparative Example 1 utilized isopropanol solvent, discovering incompatible surface resistivity reaching 108.2(廓/??. Sodium dodecyl sulfonate replacing polyacrylic acid display contrasts of less favorable outcome in Comparative Example 2, whereas lesser results due to isopropanol being applied at pressures beyond anticipated ranges of 900bar and 2000bar were realized in Comparative Examples 3 and 4. Through these findings, the coating film, as prepared through the manufacturing process of the present carbon nanotube dispersion, significantly exhibits favorable dispersion, stability, and above factors. Experiment 2 utilized carbon nanotube dispersion and binder PH levels in Measurements of antistatic protective film characteristics, employing 67 weight parts of the carbon nanotube dispersion from Example 1 with TEOS sol binder at 32.95 weight parts, incorporating a surface slip agent. Considering Table 2, maintaining binder PH at 2.00 whilst observing harmony with the carbon nanotube dispersion PH elaborates on its alignment's influence on coating film resistance and conductive coating viscosity variations. Public Patent 10-2016-0066494 Such was demonstrated that carbon nanotube dispersion composition as represented, effectively employed polyacrylic acid for dispersion, revealant within present invention's vector. Techniques executing specific pressure-guaranteed dispersion for manufacturing are explicitly exhibited. Furthermore, through utilizing carbon nanotube dispersion composition inclusive of a conductive coating composition in this invention, uniformly yielding a proficient coating film is performed. Antistatic protective films developed from the conductive coating composition are manifestly highly conductive and display mechanical tensile strength. Consequently, these solutions address difficulties faced by external static during production phases, preventing complications. The use of "comprises", "includes", or "has" terms throughout this documentation denotes open-ended instances unless contextually limited. The proceeding description merely narrates evolutionary framework situations, with its conceptual essence suggesting merely guiding concepts in an array of innovative practices. 210a: Lower polarizer 210b: Upper polarizer Figure 15 depicts a sectional view of the display panel in accordance with the present invention.	1
1020150187173	도 8은 본 발명의 실시예에 따른 수명 레퍼런스 맵을 설명하기 위한 그래프.	FIG. 8 is a graph for illustrating the lifespan reference map according to an embodiment of the present invention.	1
1020150149779	기판(110) 상에 게이트 전극(121), 액티브층(122), 소스 전극(123) 및 드레인 전극(124)을 포함하는 박막 트랜 박막 트랜지스터(120) 상에 패시베이션층(133)이 형성된다. 패시베이션층(133)은 절연 물질로 이루어지고, 예를 패시베이션층(133) 상에 오버 코팅층(160)이 배치된다. 오버 코팅층(160)은 굴절률이 약 1.5인 절연 물질로 형 도 1 및 도 2를 참조하면, 오버 코팅층(160)은 애노드(141)와 중첩되도록 형성된 복수의 볼록부(163)를 포함한 다시 도 1 및 도 2를 참조하면, 오버 코팅층(160) 상에 애노드(141), 유기 발광층(142) 및 캐소드(143)를 포함 도 1 및 도 2를 참조하면, 애노드(141)는 오버 코팅층(160)의 상면의 형상을 따라 오버 코팅층(160) 상에 배치 도 1 및 도 2를 참조하면, 애노드(141)의 두께 및 유기 발광층(142)의 두께의 합(D)이 제1 볼록부(161)의 제1 본 발명의 일 실시예에 따른 유기 발광 표시 장치(100)에서는 애노드(141)의 두께와 유기 발광층(142)의 두께의 상술한 바와 같은 캐소드(143)의 하면에서 반사되는 광(L1)을 증가시키기 위해서는 오버 코팅층(160)의 볼록부 몇몇 실시예에서, 오버 코팅층(160)은 게이트 절연층(131) 상에 배치될 수도 있다. 즉, 패시베이션층(133)이 사 도 7a를 참조하면, 게이트 전극(121)이 형성되고, 게이트 전극(121) 및 기판(110) 상에 게이트 전극(121)과 액 도 7b를 참조하면, 절연층 상에 포토레지스트(770)를 도포한다. 구체적으로, 박막 트랜지스터(120) 상에 배치된 이어서, 오버 코팅층(160) 상에 애노드(141), 유기 발광층(142) 및 캐소드(143)를 순차적으로 적층하여 유기 발 도 7f를 참조하면, 오버 코팅층(160)의 형상을 따라 애노드(141)가 형성되고, 애노드(141) 상에서 애노드(141)No matching diagram found.	In one embodiment of the present invention, an organic light-emitting display device (100) comprises a thin-film transistor (120) which includes a gate electrode (121), an active layer (122), a source electrode (123), and a drain electrode (124) formed on a substrate (110), and over the thin-film transistor (120), a passivation layer (133) is formed. The passivation layer (133) is comprised of an insulating material, and an over-coating layer (160) is disposed on top of it. The over-coating layer (160) is an insulating material with a refractive index of approximately 1.5. Referring to Figures 1 and 2, the over-coating layer (160) includes a plurality of convex portions (163) formed such that they overlap with an anode (141). Further referring to Figures 1 and 2, the anode (141), an organic light-emitting layer (142), and a cathode (143) are sequentially stacked on the over-coating layer (160). The anode (141) is arranged on the over-coating layer (160) following the top surface shape of the over-coating layer (160). The thickness of the anode (141) and the organic light-emitting layer (142) combined (D) is a specific consideration in relation to the convex portion of the over-coating layer (160), which may be disposed on a gate insulating layer (131) in certain embodiments. This arrangement increases the reflection of light (L1) from the underside of the cathode (143) for enhanced performance of the device. As referenced in Figure 7a, a gate electrode (121) is formed on the substrate (110), and as referenced in Figure 7b, a photoresist (770) is coated on the insulating layer. Specifically, the thin-film transistor (120) is disposed under the sequence starting from the over-coating layer (160) to include the anode (141), the organic light-emitting layer (142), and the cathode (143), sequentially laminated to form the organic light-emitting display as referenced in Figure 7f, where the anode (141) is shaped following the over-coating layer (160).	1
1020170175987	도 2를 참조하면, 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(100)은 기판(110) 버퍼층(115)은 기판(110) 상면 전체를 덮는다. 이러한 버퍼층(115)은 제1 및 제2 반도체층(140a, 140b)의 결정 구동 트랜지스터(DTr)는 기판(110) 상에 배치된 제1 반도체층(140a)과, 제1 반도체층(140a) 상에 적층된 제1 게 이때, 제1 게이트 절연막 패턴(120a)은 제1 게이트 전극(125a)과 중첩된 하부에 배치되어, 제1 반도체층(140a) -8-스위칭 트랜지스터(STr)는 기판(110) 상에 배치된 제2 반도체층(140b)과, 제2 반도체층(140b) 상에 적층된 제2 이때, 제2 게이트 절연막 패턴(120b)은 제2 게이트 전극(125b)과 중첩된 하부에 배치되어, 제2 반도체층(140b) 전술한 제1 및 제2 반도체층(140a, 140b)은 각각 실리콘으로 이루어지며, 중앙에 배치되어 채널을 이루는 제1 제1 소스 및 드레인 전극(132a, 134a)은 제1 소스 및 드레인 영역(142a, 143a)의 일부를 각각 노출시키는 제1 이와 마찬가지로, 제2 소스 및 드레인 전극(132b, 134b)은 제2 소스 및 드레인 영역(142b, 143b)의 일부를 각각 또한, 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(100)은 층간 절연막(135) 상에 평탄화막(155)은 층간 절연막(135), 제1 소스 및 드레인 전극(132a, 134a)과 제2 소스 및 드레인 전극(132b, 그리고, 화소 전극(160)은 평탄화막(155) 상에 배치되며, 컨택홀(CH)을 통해 구동 트랜지스터(DTr)의 제1 드레 전술한 본 발명의 실시예에 따른 박막트랜지스터의 경우, 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴 이와 같이, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께를 구동 트랜지스터(DTr)의 제1 게 특히, 본 발명의 실시예에 따른 박막트랜지스터는 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)의 두 -9-이를 위해, 본 발명에서는 제1 게이트 절연막 패턴(120a)은 2층 구조로 설계하였고, 제2 게이트 절연막 패턴 즉, 제1 게이트 절연막 패턴(120a)은 최하부에 배치된 제1층(121a) 및 제1층(121a) 상부에 적층된 제2층(122a) 이때, 제1 게이트 절연막 패턴(120a)의 제1층(121a) 및 제2층(122a)은 제2 게이트 절연막 패턴(120b)의 제1층 보다 구체적으로, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제1층(121a, 121b)과 제2 게이트 절연막 패턴 이와 같이, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)으로 IGZO 및 SiNx 중 선택된 1종 이러한 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제1층(121a, 121b)은 각각 1000 ~ 1800Å의 두께를 갖는 또한, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)은 각각 450 ~ 650Å의 두께를 갖는 것 또한, 제2 게이트 절연막 패턴(120b)의 제3층(123b)은 1000 ~ 1800Å의 두께를 갖는 것이 바람직하다. 즉, 제2 도 3에 도시된 바와 같이, 기판(110) 상에 버퍼층(115)을 형성한 후, 버퍼층(115) 상에 제1 및 제2 다결정 실리 이때, 제1 및 제2 다결정 실리콘층(145a, 145b)은 버퍼층(115) 상에 아몰퍼스 실리콘(a-Si)을 전면 증착한 후, 다음으로, 제1 및 제2 다결정 실리콘층(145a, 145b) 상부 전면에 제1 게이트 절연층(121)과, 제2 게이트 절연층 -10-이때, 제1 게이트 절연층(121)은 산화실리콘(SiOx), 보다 바람직하게는 산화실리콘(SiO2)을 1000 ~ 1800Å의 두 이러한 제1, 제2 및 제3 게이트 절연층(121, 122, 123)은 연속 증착 공정으로 형성하는 것이 바람직하다. 다음으로, 스위칭 트랜지스터 영역만을 덮는 마스크 패턴(M)을 형성한다. 이에 따라, 마스크 패턴(M)에 의해 스 이때, 본 발명에서는 제3 게이트 절연층의 재질인 SiOx와 식각비가 상이한 IGZO 및 SiNx 중 선택된 1종 이상, 다음으로, 구동 트랜지스터 영역의 제2 게이트 절연층(122) 상에 제1 게이트 전극(125a)을 형성하고, 스위칭 트 도 6에 도시된 바와 같이, 제1 게이트 전극(125a)을 마스크로 이용한 건식 식각 공정으로 구동 트랜지스터 영역 이와 동시에, 제2 게이트 전극(125b)을 마스크로 이용한 건식 식각 공정으로 스위칭 트랜지스터 영역의 제3 게 도 7에 도시된 바와 같이, 제1 및 제2 다결정 실리콘층(도 6의 145a, 145b)과 제1 및 제2 게이트 전극(125a, 따라서, 제1 및 제2 반도체층(140a, 140b)은 제1 및 제2 게이트 전극(125a, 125b)과 중첩된 하부에 배치되어 채 다음으로, 층간 절연막(135)을 선택적으로 식각하여, 제1 소스 및 드레인 영역(142a, 143a)의 일부를 각각 노출 다음으로, 층간 절연막(135) 상에 제1 및 제2 반도체층 컨택홀을 통해 제1 소스 및 드레인 영역(142a, 143a)에 이에 따라, 제1 반도체층(140a), 제1 게이트 절연막 패턴(120a), 제1 게이트 전극(125a)과 제1 소스 및 드레인 전술한 방법에 의해 제조되는 본 발명의 실시예에 따른 박막트랜지스터의 경우, 구동 트랜지스터(DTr)의 제1 게 이와 같이, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께를 구동 트랜지스터(DTr)의 제1 게 특히, 본 발명의 실시예에 따른 방법으로 제조되는 박막트랜지스터는 구동 트랜지스터(DTr)의 제1 게이트 절연 한편, 도 8은 실시예 1 및 비교예 1에 대한 시뮬레이션 결과를 나타낸 그래프이다. 이때, 실시예 1은 구동 트 이와 달리, 비교예 1은 구동 트랜지스터 및 스위칭 트랜지스터의 제1 및 제2 게이트 절연막 패턴으로 SiO2를 이 도 8의 (a) ~ (d)에 도시된 바와 같이, 구동 트랜지스터의 제1 게이트 절연막 패턴은 2층 구조로 설계하고, 스 이 결과, 도 8의 (c)에 도시된 바와 같이, 실시예 1(1)의 경우, OLED의 전류 특성 면에서 비교예 1(2)에 비하여 100 : 박막트랜지스터 기판 110 : 기판 공개특허 10-2017-0081060도 2는 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도.	Referring to FIG. 2, the thin film transistor substrate (100) for an organic light-emitting display device according to an embodiment of the present invention comprises a substrate (110) with a buffer layer (115) covering the entire top surface of the substrate (110). This buffer layer (115) contains a driving transistor (DTr) for crystallizing the first and second semiconductor layers (140a, 140b), which are disposed on the substrate (110). The first semiconductor layer (140a) is stacked with a first gate electrode (125a) having a first gate insulating pattern (120a) positioned underneath and overlapping the first semiconductor layer (140a). Similarly, the switching transistor (STr) includes a second semiconductor layer (140b) disposed on the substrate (110), with a second gate insulating pattern (120b) positioned below and overlapping a second gate electrode (125b) on the second semiconductor layer (140b). The aforementioned first and second semiconductor layers (140a, 140b) are made of silicon and are centrally placed to form a channel, in contact with the first source and drain electrodes (132a, 134a) that partially expose the first source and drain areas (142a, 143a). Similarly, the second source and drain electrodes (132b, 134b) partially expose the second source and drain areas (142b, 143b). Moreover, the thin film transistor substrate (100) for an organic light-emitting display device according to the present invention features a planarization layer (155) formed on the interlayer insulating film (135), covering the first and second source and drain electrodes (132a, 134a, 132b, 134b). Additionally, a pixel electrode (160) is placed on the planarization layer (155) and is connected to the first drain of the driving transistor (DTr) via a contact hole (CH). For the thin film transistor described in this embodiment of the invention, the thickness of the second gate insulating pattern (120b) of the switching transistor (STr) is carefully adjusted relative to the first gate insulating pattern (120a) of the driving transistor (DTr). Specifically, the first gate insulating pattern (120a) is designed with a dual-layer structure, while the second gate insulating pattern (120b) is similarly constituted. The first gate insulating pattern (120a) is designed with a lower layer (121a) and a second layer (122a) stacked above the first layer (121a). The first and second layers (121a, 122a) of the first gate insulating pattern (120a) differ in material composition from the first layer of the second gate insulating pattern (120b), particularly in that materials such as IGZO and SiNx can be selected for the second layer of both gate insulating patterns. The thickness of the first layers (121a, 121b) of the first and second gate insulating patterns (120a, 120b) ranges from 1000 to 1800?? while the thickness of the second layers (122a, 122b) is between 450 to 650?? and it is preferable that the third layer (123b) of the second gate insulating pattern (120b) is also 1000 to 1800??in thickness. In accordance with FIG. 3, after forming a buffer layer (115) on the substrate (110), polysilicon layers (145a, 145b) are formed across the buffer layer (115) by depositing amorphous silicon (a-Si) in full, followed by the formation of the first gate insulating layer (121) and the second gate insulating layer uniformly over the first and second polysilicon layers (145a, 145b). The first gate insulating layer (121) is preferably made from silicon oxide (SiOx), more preferably silicon dioxide (SiO2), with a thickness ranging from 1000 to 1800?? and it is recommended that the first, second, and third gate insulating layers (121, 122, 123) are formed through a continuous deposition process. Following that, a mask pattern (M) covering only the area of the switching transistor is formed. Using this mask pattern (M), selective etching can be performed, and the material of the third gate insulating layer, SiOx, may be etched differently than materials like IGZO and SiNx. Subsequently, a first gate electrode (125a) is formed on the second gate insulating layer (122) of the driving transistor area, and the first gate electrode (125a) is utilized as a dry etching mask for the driving transistor area, as illustrated in FIG. 6. Similarly, a second gate electrode (125b) serves as a mask for the switching transistor area during the dry etching process of the third gate insulating pattern. In reference to FIG. 7, the first and second polysilicon layers (145a, 145b) from FIG. 6 and the first and second gate electrodes (125a, 125b) are positioned lower and overlapping the first and second semiconductor layers (140a, 140b), forming channels. Next, the interlayer insulating layer (135) is selectively etched to expose parts of the first source and drain areas (142a, 143a). An interconnect is made to the first and second semiconductor layers through contact holes in the interlayer insulating film (135) covering the first and second source and drain areas (142a, 143a). Thus, in the thin film transistor manufactured by the method outlined in the embodiment of the present invention, the driving transistor's (DTr) first gate insulating pattern allows for optimized current characteristics, as observed in the simulation results shown in FIG. 8 for examples 1 and comparative example 1. Example 1 utilizes a two-layer structure for the first gate insulating pattern of the driving transistor, producing better current characteristics compared to the use of SiO2 in both gate insulating patterns in comparative example 1, as depicted in FIG. 8 from (a) to (d), where example 1 demonstrates superior performance to comparative example 1.	1
1020140192346	본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 "제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하에서는 본 출원에 따른 전자 기기의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 도 1은 기존의 표시 장치의 디스플레이 패널(10), 점착층(20), 및 전면 커버(30)를 나타낸 단면도이다. 기존의 표시 장치의 디스플레이 패널(10)에는 후면 커버(11), 폴리이미드층(12), 발광층(13), 보호층(14), 터치 기존의 표시 장치의 점착층(20)은 본 출원에 따른 표시 장치의 점착층(200)과 동일하므로, 도 3을 결부하여 후 기존의 표시 장치의 전면 커버(30)에는 커버 글라스(31), 접착층(32), 베이스 필름(33), 및 차광층(35)이 배치 기존의 표시 장치는 디스플레이 패널(10)의 상부 면에 편광판(16)이 부착되었다. 편광판(16)은 일정한 방향으로 마련된 편광축을 갖는다. 편광판(16)은 편광축과 평행한 방향으로 편광된 빛을 편광판(16)의 두께는 제 5 두께(T5)이다. 이에 따라, 디스플레이 패널(10)의 총 두께는 제 1 두께(T1) 및 제 5 차광층(35)은 표시 영역(DA)과 비표시 영역(NDA)의 경계선 상에 형성된다. 차광층(35)은 표시 영역(DA)의 테두 도 2는 본 출원에 따른 표시 장치의 사시도이다. 본 출원에 따른 표시 장치는 도 2에 나타낸 바와 같이 휴대용 본 출원에 따른 표시 장치는 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 마련된 비표시 영역 표시 영역(DA)은 화상을 통하여 정보를 나타내거나 영상을 표현하는 영역이다. 표시 영역(DA)은 본 출원에 따른 비표시 영역(NDA)은 표시 영역(DA)의 외곽에 마련된다. 비표시 영역(NDA)은 본 출원에 따른 유기 발광 표시 장 도 3은 본 출원의 제 1 실시예에 따른 유기 발광 표시 장치의 디스플레이 패널(100), 점착층(200), 및 전면 커 디스플레이 패널(100)은 구동 회로부에서 공급되는 신호들에 따라 구동된다. 디스플레이 패널(100)은 구동 회로 디스플레이 패널(100)은 후면 커버(110), 폴리이미드층(120), 유기 발광층(130), 보호층(140), 및 터치 스크린 후면 커버(110)는 디스플레이 패널(100)의 후면을 이룬다. 후면 커버(100)는 강도가 큰 판(plate)이다. 후면 커 폴리이미드층(120)은 후면 커버(110)의 상부에 배치된다. 폴리이미드층(120)은 이미드 저분자 물질들이 중합된 발광층(130)은 폴리이미드층(120)의 상부에 배치된다. 일 예로 본 출원에 따른 표시 장치가 유기 발광 표시 장 보호층(140)은 발광층(130)의 상부에 배치된다. 보호층(140)은 외부의 이물질 또는 수분이 발광층(130)으로 침 공개특허 10-2019-0020925 터치 스크린(150)은 보호층(140)의 상부에 배치된다. 터치 스크린(150)은 사용자의 터치를 감지한다. 터치 스크 점착층(200)은 디스플레이 패널(100)의 상부 면에 마련된다. 점착층(200)은 전면 커버(300)를 디스플레이 패널 전면 커버(300)는 디스플레이 패널(100)의 전면 전체에 부착된다. 전면 커버(300)는 본 출원에 따른 표시 장치 커버 글라스(310)는 전면 커버(300)의 전면을 이룬다. 커버 글라스(310)는 강화 글라스(Glass), 투명 플라스틱, 접착층(320)은 커버 글라스(310)의 하부 면에 마련된다. 접착층(320)은 커버 글라스(310)의 하부 면이 이탈하는 편광 베이스층(330)은 접착층(320)의 하부 면에 마련된다. 편광 베이스층(330)은 외부 물질과의 반응성이 낮은 또한, 제 1 실시예에 따른 편광 코팅층(340)은 기존의 편광판(16)이 별도의 판 형태로 제작된 후 디스플레이 패 공개특허 10-2019-0020925 본 출원의 제 1 실시예에 따른 차광 부재(350)는 편광 코팅층(340)의 하부 및 점착층(200)의 측면에 배치된다. 차광 부재(350)는 빛을 차단하는 차광 패턴이다. 본 출원의 제 1 실시예에 따른 차광 부재(350)는 편광 코팅층 본 출원의 제 1 실시예는 표시 영역(DA)에 반영구적으로 존재하는 블랙 마스크 또는 색상이 있는 차광 마스크를 본 출원의 제 1 실시예에 따른 차광 부재(350)는 블랙 마스크 또는 색상이 있는 차광 마스크를 이루는 물질을 차광 부재(350)를 실크 프린팅으로 형성하는 경우 차광 부재(350)의 두께를 최소화할 수 있다. 또한, 본 출원의 본 출원의 제 1 실시예에 따른 접착층(320), 편광 베이스층(330), 및 편광 코팅층(340)의 두께의 합은 제 4 두 특히, 본 출원의 제 1 실시예에 따른 편광 코팅층(340)은 도 1을 결부하여 설명한 기존의 디스플레이 패널(10) 도 4는 본 출원의 제 2 실시예에 따른 유기 발광 표시 장치의 디스플레이 패널(100), 점착층(200), 및 전면 커 본 출원의 제 2 실시예에 따른 차광 부재(350)는 편광 베이스층(330)의 상부에 배치된다. 또한, 본 출원의 제 2 차광 부재(350)는 빛을 차단하는 차광 패턴이다. 본 출원의 제 2 실시예에 따른 차광 부재(350)는 편광 베이스 본 출원의 제 2 실시예는 표시 영역(DA)에 반영구적으로 존재하는 블랙 또는 다른 색상의 차광 마스크를 형성하 본 출원의 제 2 실시예에 따른 차광 부재(350)는 블랙 또는 다른 색상의 마스크를 이루는 재료를 표시 영역(D 차광 부재(350)를 실크 프린팅으로 형성하는 경우 차광 부재(350)의 두께를 최소화할 수 있다. 또한, 본 출원의 본 출원의 제 2 실시예에 따른 접착층(320), 편광 베이스층(330), 편광 코팅층(340), 및 차광 부재(350)의 두께 특히, 본 출원의 제 2 실시예에 따른 편광 코팅층(340)은 도 1을 결부하여 설명한 기존의 디스플레이 패널(10) 상술한 바와 같이, 본 출원에 따른 유기 발광 표시 장치의 편광 베이스층(330), 편광 코팅층(340), 및 차광 부 도 5a 내지 도 5d는 본 출원의 제 1 실시예에 따른 편광 필름의 제조 방법을 나타낸 단면도들이다. 첫 번째로, 도 5a와 같이, 편광 베이스층(330)을 마련한다. 편광 베이스층(330)은 트리아세틸 셀룰로오스 또한, 편광 베이스층(330)은 등방성(Isotrope)을 갖는다. 편광 베이스층(330)은 빛의 편광 방향에 상관 없이 일 두 번째로, 도 5b와 같이, 편광 베이스층(330)의 하부 면에 편광 코팅층(340)을 코팅한다. 편광 코팅층(340)은 세 번째로, 도 5c와 같이, 편광 코팅층(340)의 하부 면에 차광 부재(350)를 실크 프린팅한다. 차광 부재(350)는 본 출원의 제 1 실시예는 표시 영역(DA)에 반영구적으로 존재하는 블랙 또는 다른 색상의 차광 마스크를 형성하 본 출원의 제 1 실시예에 따른 차광 부재(350)는 블랙 또는 다른 색상의 차광 마스크를 형성하는 물질을 표시 차광 부재(350)를 실크 프린팅으로 형성하는 경우 차광 부재(350)의 두께를 최소화할 수 있다. 네 번째로, 도 5d와 같이, 편광 베이스층(330)의 상부 면에 접착층(320)을 형성한다. 접착층(320)은 커버 글라 본 출원의 제 1 실시예에 따른 편광 코팅층(340)은 기존의 디스플레이 패널(10)의 상부에 부착된 편광판(16) 대 도 6a 내지 도 6d는 본 출원의 제 2 실시예에 따른 유기 발광 표시 장치의 편광 필름의 제조 방법을 나타낸 단 첫 번째로, 도 6a와 같이, 편광 베이스층(330)을 마련한다. 편광 베이스층(330)은 트리아세틸 셀룰로오스 두 번째로, 도 6b와 같이, 편광 베이스층(330)의 하부 면에 편광 코팅층(340)을 코팅한다. 편광 코팅층(340)은 세 번째로, 도 6c와 같이, 편광 베이스층(330)의 상부 면에 차광 부재(350)를 실크 프린팅한다. 차광 부재(35 차광 부재(350)는 빛을 차단하는 차광 패턴이다. 차광 부재(350)는 편광 베이스층(330) 상부 면에 잉크 등을 이 본 출원의 제 2 실시예는 표시 영역(DA)에 반영구적으로 존재하는 블랙 마스크를 형성하는 차광 부재(350)를 편 본 출원의 제 2 실시예에 따른 차광 부재(350)는 블랙 또는 색상이 있는 차광 마스크를 이루는 물질을 표시 영 차광 부재(350)를 실크 프린팅으로 형성하는 경우 차광 부재(350)의 두께를 최소화할 수 있다. 네 번째로, 도 6d와 같이, 편광 베이스층(330)의 상부 및 차광 부재(350)의 상부면에 감압 접착층(320)을 형성 DA: 표시 영역 NDA: 비표시 영역도 3은 본 출원의 제 1 실시예에 따른 표시 장치의 디스플레이 패널, 점착층, 및 전면 커버를 나타낸 단면도이	The advantages and features of the present application, and the method to achieve them, are described in detail below with reference to the accompanying drawings. Descriptive terms indicating positional relationships, such as "on," "above," "below," "next to," etc., are used to explain the position of two parts. First, second, etc., are employed to describe various components, but these elements are not limited by these terms, such as "first horizontal axis direction," "second horizontal axis direction," and "vertical axis direction," which depict a geometric relationship in a vertical arrangement. The term "at least one" should be understood to include all possible combinations with one or more related items. The features of various examples of the present application can be partially or wholly combined or integrated. Hereinafter, a preferred example of an electronic device according to the application is explained in detail with reference to the accompanying drawings. FIG. 1 illustrates a cross-sectional view of a conventional display device's display panel (10), adhesive layer (20), and front cover (30). The display panel (10) of the conventional display device includes a rear cover (11), polyimide layer (12), light-emitting layer (13), protective layer (14), and touch functionality, similar to the adhesive layer (200) of the display device according to this application. Therefore, FIG. 3 is referred to subsequently. The front cover (30) of the conventional display device includes a cover glass (31), adhesive layer (32), base film (33), and shading layer (35), positioned on the upper surface of the display panel (10). A polarizer (16) is attached, which has a polarization axis set in a specific direction. The polarizer (16) passes light polarized in the direction parallel to its polarization axis. The thickness of the polarizer is the fifth thickness (T5), resulting in a total thickness of the display panel (10), taking into account the first thickness (T1). The shading layer (35) forms on the boundary between the display area (DA) and the non-display area (NDA) and borders the display area. FIG. 2 is a perspective view of a display device according to the application, showing, as illustrated, a portable display device with a display area (DA) that shows images and a non-display area surrounding the display area. The display area (DA) is a region that represents information or images through light display, while the non-display area (NDA) surrounds the edges of the display area. FIG. 3 depicts a cross-sectional view of the display panel (100), adhesive layer (200), and front cover in the first embodiment of an organic light-emitting display device of the application. The display panel (100) operates based on signals supplied from the drive circuitry and comprises a rear cover (110), polyimide layer (120), organic light-emitting layer (130), protective layer (140), and touch screen (150). The rear cover (110) forms the backside of the display panel (100) and is a strong plate. The polyimide layer (120) is placed above the rear cover (110), with polymerized imide low-molecular substances. The light-emitting layer (130) arranges above the polyimide layer (120) as in one example of an organic display device. The protective layer (140) is positioned above the light-emitting layer (130), preventing external contaminants or moisture from penetrating it. Touch screen (150) is placed above the protective layer (140) to detect user touch. The adhesive layer (200) is prepared on the upper surface of the display panel (100) and adheres the front cover (300) to the display panel. The front cover (300) sticks to the entire front of the display panel (100), and the cover glass (310) forms the frontal surface of the front cover (300), composed of strengthened glass, transparent plastic, or equivalent. The adhesive layer (320) is arranged on the underside of the cover glass (310), ensuring it does not separate from the upper portions of the front cover directly interfacing with light. The polarizing base layer (330) is installed on the lower face of the adhesive layer (320), exhibiting low reactivity with external substances. Additionally, the polarizing coating layer (340) and shading member (350) in the first embodiment of the application are arranged on the underside and side surface of the adhesive layer (200), respectively. The shading member (350) represents a shading pattern disabling light penetration, functioning as a semi-permanent black or colored shading mask within the display area (DA) and can be silkscreen printed to minimize thickness. In this embodiment, the combined thickness of the adhesive layer (320), polarizing base layer (330), and polarizing coating layer (340) aligns with the fourth thickness. The polarizing coating layer (340), as specified in the application, covers the top of the existing display panel (10) amalgamating different embodiment aspects. The second embodiment of the application provides similar components, with the shading member (350) positioned on the polarizing base layer (330), while the second embodiment is similar to the first in forming a semi-permanent black or other colored mask within the display area (DA). FIGS. 5a to 5d graphically represent the method for manufacturing a polarization film in the first embodiment. Initiating with the formation of a polarizing base layer (330) with isotropic properties and low reactivity with light, i.e., triacetyl cellulose layers, followed by the application of the polarizing coating layer (340) on the lower surface, and silkscreen printing of shading member (350) to achieve minimal thickness while ensuring adhesive layer (320) is formed on the upper surface, illustrating the intricate integration and assembly of different display components.	1
1020150191785	화소 전극(PXL)은 보호막(PAS) 및 평탄화막(PAC)을 관통하는 화소 콘택홀(PH)을 통해 박막 트랜지스터(T)의 드 화소 전극(PXL)과 공통 전극(COM)은 동일한 물질로 동일한 층에 형성될 수 있다. 수직 공통 전극(COMv)과 수직 즉, 화소 전극(PXL)과 공통 전극(COM)의 위치와 모양은 설계 환경과 목적에 맞게 선택될 수 있다. 일 예로, 화 이 경우, 절연막 아래에 위치하는 화소 전극(PXL)(또는, 공통 전극(COM))은 기 설정된 면적을 갖는 플레이트 상부 기판(SU)의 비 개구 영역은 돌출 패턴(또는, 단차부)(SGh, SGv)를 포함한다. 상부 기판(SU)에서는 개구 돌출 패턴(SGh, SGv)은 컬러 필터(CF)와 블랙 매트릭스(BM)를 포함할 수 있다. 일 예로, 비 개구 영역까지 연 돌출 패턴(SGh, SGv)은 수직 돌출 패턴(SGv)과 수평 돌출 패턴(SGh)을 포함한다. 수직 돌출 패턴(SGv)은 돌출 돌출 패턴(SGh, SGv)은 전술한 바와 같이, 비 개구 영역에서 이웃하는 컬러 필터(CF) 상에 블랙 매트릭스(BM)를 도 5 (b)를 참조하면, 돌출 패턴(SGh, SGv)은 컬러 필터(CF)들로 형성될 수 있다. 즉, 상부 기판(SU)은 각 화 도 5 (c)를 참조하면, 돌출 패턴(SGh, SGv)은 컬러 필터(CF)와 블랙 매트릭스(BM)로 형성될 수 있다. 즉, 상부 -9-도시하지는 않았으나, 돌출 패턴(SGh, SGv)이 형성된 상부 기판(SU) 전면에는 오버 코트 층이 더 형성될 수 있 본 발명은 돌출 패턴(SGh, SGv)을 구비하여, 상부 배향막(ALU) 및/또는 오버 코트층이 개구 영역과 비 개구 영 본 발명은 돌출 패턴(SGh, SGv)을 형성하기 위해, 비 개구 영역에 구비되는 블랙 매트릭스(BM)가 컬러 필터(C 본 발명에 의한 제2 실시예는, 컬럼 스페이서(CS)를 수평 돌출 패턴(SGh)과 수직 돌출 패턴(SGv)이 교차하는 영 컬럼 스페이서(CS)의 수평 방향으로의 길이(LE1)는 수직 돌출 패턴(SGv)의 폭(LE2)보다 긴 것이 바람직하다. 박막 트랜지스터를 덮는 보호막(PAS) 및 평탄화막(PAC) 위에는, 공통 전극(COM), 및 화소 전극(PXL)이 구비되어 이 경우, 절연막 아래에 위치하는 공통 전극(COM)(또는, 화소 전극(PXL))은 기 설정된 면적을 갖는 플레이트 형 하부 기판(SL)의 비 개구 영역은 수직 돌출 패턴(SGv)을 포함한다. 하부 기판(SL)에서는 개구 영역에 배치된 수직 돌출 패턴(SGv)은 비 개구 영역에서, 수직 방향으로 연장되는 데이터 배선과 중첩되도록 배치된 제1 보조 일 예로, 도 13의 (a)를 참조하면, 화소 전극(PXL)과 공통 전극(COM)은 제1 절연막(IN1) 및 제2 절연막(IN2)을 다른 예로, 도 13의 (b)를 참조하면, 화소 전극(PXL)과 공통 전극(COM)은 제1 절연막(IN1)을 사이에 두고 서로 외력에 의해 상부 기판(SU)이 수직 방향으로 시프트 되는 경우, 컬럼 스페이서(CS)는 수직 돌출 패턴(SGv)을 따 컬럼 스페이서(CS)의 수평 방향으로의 길이(LE)는, 수평 방향으로 이웃하는 수직 돌출 패턴(SGv) 사이의 간격 또한, 이 경우, 컬럼 스페이서(CS)가 이동할 수 있는 수직 돌출 패턴(SGv)의 폭(W)을 넓게 확보할 필요가 없다. 도 17을 더 참조하면, 수평 방향으로 이웃하는 수직 돌출 패턴(SGv)들 사이의 간격(GAP)이 넓은 경우, 수직 돌 이를 방지하기 위해, 수평 방향으로 이웃하는 수직 돌출 패턴(SGv)들 사이에는 적어도 하나의 제2 보조 패턴도 3은 본 발명의 제1 실시예에 의한 액정 표시장치의 구조를 나타내는 평면도이다.	The pixel electrode (PXL) and the common electrode (COM) may be formed of the same material on the same layer through a pixel contact hole (PH) that penetrates the protective film (PAS) and the planarization layer (PAC) to connect with the drain of the thin-film transistor (T). The positioning and shape of the vertical common electrode (COMv) and, vertically, the pixel electrode (PXL) and the common electrode (COM) can be selected according to the design environment and objective. For example, in this case, the non-aperture area of the plate-shaped upper substrate (SU), having the pixel electrode (PXL) (or common electrode (COM)) located beneath the insulating film, includes a protruding pattern (or stepped portion) (SGh, SGv). In the upper substrate (SU), the aperture protrusion pattern (SGh, SGv) may include a color filter (CF) and a black matrix (BM). For example, a protruding pattern (SGh, SGv) extending to the non-aperture area may include a vertical protruding pattern (SGv) and a horizontal protruding pattern (SGh). The vertical protruding pattern (SGv), or the protruding pattern (SGh, SGv), as previously described, in the non-aperture area, adjacent to the color filter (CF), may include a black matrix (BM) per Fig. 5(b); the protruding pattern (SGh, SGv) may be formed of color filters (CF). That is, with reference to Fig. 5(c), the protruding pattern (SGh, SGv) may be formed of a color filter (CF) and a black matrix (BM). While not shown, an overcoat layer may additionally be formed on the entire surface of the upper substrate (SU) where the protruding pattern (SGh, SGv) is formed. The present invention, equipped with a protruding pattern (SGh, SGv), allows the upper alignment layer (ALU) and/or the overcoat layer to differentiate between the aperture and non-aperture regions. To form the protruding pattern (SGh, SGv), the black matrix (BM) provided in the non-aperture area may share with the color filter (C). The second embodiment of the present invention positions a column spacer (CS) at the intersection of the horizontal protruding pattern (SGh) and the vertical protruding pattern (SGv). The length (LE1) of the column spacer (CS) in the horizontal direction is preferably longer than the width (LE2) of the vertical protruding pattern (SGv). Above the protective film (PAS) and the planarization layer (PAC) covering the thin-film transistor, the common electrode (COM) and pixel electrode (PXL) are provided. In this case, the common electrode (COM) (or pixel electrode (PXL)) located beneath the insulating film forms a plate with a predetermined area. The non-aperture area of the lower substrate (SL) includes a vertical protruding pattern (SGv). In the lower substrate (SL), the vertically extending pattern (SGv) is arranged to overlap with a data line that extends vertically in the non-aperture area, forming a first auxiliary pattern. Referring to Fig. 13(a) for an example, the pixel electrode (PXL) and the common electrode (COM) are positioned between the first insulating film (IN1) and the second insulating film (IN2), whereas in another example of Fig. 13(b), they are positioned with the first insulating film (IN1) in between them. When the upper substrate (SU) shifts vertically due to external force, the column spacer (CS) follows the vertical protruding pattern (SGv). The length (LE) of the column spacer (CS) in the horizontal direction corresponds to the gap between neighboring vertical protruding patterns (SGv) in the horizontal direction; thus, there is no need to widen the width (W) of the vertical protruding pattern (SGv) allowing for the movement of the column spacer (CS). As further referenced in Fig. 17, when the gap (GAP) between neighboring vertical protruding patterns (SGv) in the horizontal direction is wide, at least one additional second auxiliary pattern is required to prevent issues in the non-aperture region. Fig. 3 is a plan view representing the structure of a liquid crystal display device according to the first embodiment of the present invention.	1
1020170105851	게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를 박막트랜지스터(130)의 게이트 전극(106)에, 도 10a에 도시된 바와 같이, 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 플로팅 전극(132)을 한편, 하프톤 마스크 또는 슬릿 마스크를 이용한 패터닝 공정을 통해 게이트 라인(102), 게이트 전극(106) 및도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.	The gate line (102) transmits a scan signal from the gate driver (not shown) to the gate electrode (106) of the thin film transistor (130), as illustrated in FIG. 10a. On the lower substrate (101), the gate line (102), gate electrode (106), and floating electrode (132) are formed, whereas, through a patterning process using a halftone mask or slit mask, the gate line (102), gate electrode (106), and FIG. 2 is a cross-sectional view showing the thin-film transistor substrate cut along line "????" in FIG. 1.	1
1020160089339	본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 기판(101) 상에 배치된 게이트 전극(110), 게이트 전극 기판(101)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 폴리이미드가 기판(101)으로 사용되는 경우, 기판(101) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에 기판(101) 상에 버퍼층(buffer layer)(160)이 배치된다. 버퍼층(160)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(160)은 우수한 절연 게이트 전극(110)은 기판(101) 상에 배치된다. 게이트 전극(110)은 알루미늄(Al)이나 알루미늄 합금과 같은 알 게이트 전극(110) 상에 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 반도체층(120)과 게이트 전극 반도체층(120)은 게이트 절연막(120) 상에 배치된다. 반도체층(120)은 게이트 전극(110)과 절연되며, 게이트 전 소스 전극(130)은 반도체층(120)과 연결되어 배치되며, 드레인 전극(140)은 소스 전극(130)과 이격되어 반도체 소스 전극(130) 및 드레인 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈 공개특허 10-2022-0057511 도 1에 도시된 바와 같이, 게이트 전극(110)이 반도체층(120)의 아래에 배치된 구조를 바텀 게이트(bottom 이하, 반도체층(120)의 구조를 상세히 설명한다. 본 발명의 일 실시에에 따른 반도체층(120)은 산화물 반도체를 포함하는 제1 층(121) 및 평면 상으로 제1 층 본 발명의 일 실시에에 따르면, 게이트 전극(110)을 기준으로, 제2 층(122)은 제1 층(121) 보다 게이트 전극 제1 층(121)은 산화물 반도체를 포함한다. 구체적으로, 제1 층(121)은 산화물 반도체로 이루어질 수 있다. 이러 제1 층(121)은 갈륨(Ga)을 포함할 수 있다. 예를 들어, 제1 층(121)은 갈륨(Ga)계 산화물 반도체로 이루어질 수 본 발명의 일 실시예에 따르면, 제1 층(121)은 3.0 내지 4.0 eV의 에너지 밴드갭을 갖는다. 산화물 반도체를 이용하여 3.0 eV 미만의 에너지 밴드갭을 갖는 제1 층(121)을 형성하는 것이 용이하지 않으며, 본 발명의 일 실시예에 따르면, 제1 층(121)은 10 내지 50nm의 두께를 가질 수 있다. 제1 층(121) 두께가 10nm 제2 층(122)은 이차원 반도체를 포함한다. 본 발명의 일 실시예에 따르면, 제2 층(122)은 몰리브덴디텔루라이드(MoTe2), 몰리브덴디셀레나이드(MoSe2), 텅 본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 채널 영역은 반도체층(120)의 제2 층(122)에 형성될 수 제2 층(122)은 1.0 내지 1.5 eV의 에너지 밴드갭을 갖는다. 이러한 에너지 밴드갭 에너지를 갖는 제2 층(122)은 제2 층(122)은 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 가질 수 있다. 예를 들어, 도 2에 도시된 보다 구체적으로, 제2 층(122)은 이차원 반도체로 이루어진 2 내지 10개의 층이 적층된 구조를 가질 수 있다. 복수개의 이차원 반도체층이 적층됨으로써 제2 층(122)의 에너지 밴드갭이 감소될 수 있다. 보다 구체적으로, 본 발명이 일 실시예에 따르면, 제2 층(122)은, 예를 들어, 1.5 내지 5nm의 두께를 가질 수 있다. 이차원 반도 본 발명의 일 실시예에 따른 반도체층(120)은, 산화물 반도체로 된 제1 층(121) 및 이차원 반도체로 된 제2 층 또한, 본 발명의 일 실시예에 따른 반도체층(120)은 4㎛ 이하의 채널 길이를 갖는 쇼트 채널(short channel)을 본 발명의 일 실시예에 따르면, 이차원 반도체로 된 제2 층(122)이 산화물 반도체로 된 제1 층(121)에 의하여 도 3에 도시된 박막 트랜지스터(200)는 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 반도체층(120) 상에 도 4에 도시된 박막 트랜지스터(300)는, 기판(101) 상에 배치된 버퍼층(160), 버퍼층(160) 상에 배치된 반도체 도시되지 않았지만, 기판(101)과 버퍼층(160) 사이 또는 버퍼층(160) 상에는 광차단층(미도시)이 배치될 수도 반도체층(120)은 산화물 반도체를 포함하는 제1 층(121) 및 평면 상으로 제1 층(121)과 중첩하며 이차원 반도체 반도체층(120)의 제2 층(122)은 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 가질 수 있다. 예를 반도체층(120) 상에 게이트 절연막(150)이 배치되고, 게이트 절연막(150) 상에 게이트 전극(110)이 배치된다. 층간 절연막(170)은 게이트 전극(110) 상에 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170) 상에 소스 전극(130) 및 드레인 전극(140)이 배치된다. 소스 전극(130)과 드레인 전극(140)은 도 4에 도시된 바와 같이, 게이트 전극(110)이 반도체층(120) 위에 배치된 구조를 탑 게이트(top gate) 구조라 도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다. 도 5에 도시된 박막 트랜지스 보다 구체적으로, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 반도체층(120)은, 제1 층(121) 공개특허 10-2022-0057511 제3 층(123)은 산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122) 사이에서 중간 산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122)이 직접 접촉하는 경우, 제1 층 또는, 제1 층(121)과 제2 층(122)이 직접 접촉하는 경우, 제1 층(121)과 제2 층(122) 박리되어 반도체층(120)의 제3 층(123)은 제1 층(121)과 제2 층(122) 사이에 배치되어 제1 층(121)과 제2 층(122)이 직접 접촉하는 것을 제3 층(123)은 제1 층(121)과 접촉하여 제1 층(121)과 상호작용(interaction)한다. 그에 따라, 제3 층(123)은 한편, 제1 층(121)과의 접촉에 의해 제3 층(123)을 구성하는 이차원 반도체의 구조가 일부 훼손되더라도, 채널 본 발명의 또 다른 일 실시예에 따르면, 제1 층(121)과 제2 층(122) 사이에 배치되어 안정적인 결합을 형성하기 제1 층(121)의 에너지 밴드갭과 제2 층(122)의 에너지 밴드갭을 고려하여, 제3 층(123)은, 예를 들어, 1.6 내지 도 6은 에너지 밴드갭에 대한 다이어그램이다. 도 6을 참조하면, 제1 층(121)과 제2 층(122) 사이에 제3 층 제3 층(123)은 이차원 반도체로 된 층(이차원 반도체층)으로 이루어진다. 예를 들어, 제3 층(123)은 이차원 반 제3 층(123)은 0.5 내지 1.4nm의 두께를 가질 수 있다. 0.5nm 미만의 두께를 갖는 이차원 반도체층을 형성하는 제3 층(123)은 몰리브덴디설파이드(MoS2) 및 텅스텐디설파이드(WS2) 중 어느 하나를 포함할 수 있다. 몰리브덴디 -14-도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다. 도 7에 도시된 박막 트랜지스터(500)는 도 5에 도시된 박막 트랜지스터(400)와 비교하여, 반도체층(120) 상에 도 8에 도시된 박막 트랜지스터(600)는 도 4에 도시된 박막 트랜지스터(300)와 비교하여 반도체층(120)에 구비 제3 층(123)은 산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122) 사이에서 중간 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 박막 트랜지스터(400) 및 박막 트랜지스터 도 9에는 도 5의 박막 트랜지스터(400)를 포함하는 표시장치(700)가 도시되어 있지만, 도 5의 박막 트랜지스터 도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 기판(101) 상에 배치된 박 구체적으로, 기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다. 플렉서블 표시장치인 경우, 플렉서블 특성 기판(101) 상에는 버퍼층(160)이 배치된다. 버퍼층(160)은 생략될 수 있다. 박막 트랜지스터(400)는 기판(101) 상의 버퍼층(160) 상에 배치된다. 박막 트랜지스터(400)는 기판(101) 상에 반도체층(120)은 순차적으로 적층된 제2 층(122), 제3 층(123) 및 제1 층(121)을 포함한다. 제1 층(121)은 산화 보호막(190)은 박막 트랜지스터(400) 상에 배치되어 박막 트랜지스터(400)를 보호하며, 기판(101)의 상부를 평 도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백 도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 기판(101), 기판(101) 상에 배치된 박 구체적으로, 도 9의 표시장치(800)는, 기판(101), 박막 트랜지스터(400), 보호막(190), 제1 전극(381), 액정층 기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다. 박막 트랜지스터(400)는 기판(101) 상에서 배치된다. 도 9를 참조하면, 기판(101) 상에 버퍼층(160)이 배치되고, 버퍼층(160) 상에 게이트 전극(110)이 배치되고, 게 게이트 전극(110)이 반도체층(120) 아래에 배치되는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터(400)가 보호막(190)은 박막 트랜지스터(400) 상에 배치되어 기판(101)의 상부를 평탄화시킨다. 보호막(190)은 감광성을 제1 전극(381)은 보호막(190) 상에 배치된다. 제1 전극(381)은 보호막(190)에 구비된 콘택홀(CH)을 통해 박막 대향 기판(102)은 기판(101)에 대향되어 배치된다. 기판(101)과 대향 기판(102) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반 유리로 된 기판(101) 상에 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(110)을 형성하고, 그 위에 실 몰리브덴디텔루라이드(MoTe2)로 이루어진 이중층 구조의 이차원 반도체인 제2 층(122) 만으로 이루어진 반도체 도 11에서 "A1"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 1의 박막 트 도 12에서 "A2"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 1의 박막 트 실시예 1 및 비교예 1에서 제조된 박막 트랜지스터 상에 SiO2로 된 패시베이션층을 형성하였다. 구체적으로, 실시예 2 실시예 3 비교예 2 비교예 3 도 13에서 "A3"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 2의 박막 트 도 14에서 "A4"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 2의 박막 트 도 15에서 "A5"는 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 3의 박막 트 도 16에서 "A6"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 3의 박막 트 100, 200, 300, 400, 500. 600: 박막 트랜지스터도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.	An embodiment of the thin-film transistor (100) of the present invention comprises a gate electrode (110) arranged on a substrate (101); the substrate (101) for the gate electrode can be made of glass or plastic. When a transparent plastic with flexible characteristics, such as polyimide, is used as the substrate (101), considering that a high-temperature deposition process takes place on the substrate (101), a buffer layer (160) is disposed on the substrate (101). The buffer layer (160) may include at least one of silicon oxide and silicon nitride. A highly insulating gate electrode (110) is arranged on the substrate (101). The gate electrode (110) comprises aluminum (Al) or aluminum alloy; a gate insulating layer (150) is placed on the Al gate electrode (110). The gate insulating layer (150), semiconductor layer (120), and gate electrode semiconductor layer (120) are arranged on the gate insulating layer (120). The semiconductor layer (120) is insulated from the gate electrode (110), the source electrode (130) is connected to and arranged with the semiconductor layer (120), and the drain electrode (140) is spaced from the source electrode (130); the source electrode (130) and drain electrode (140) may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or nickel, as illustrated in Fig. 1 of Published Patent Application 10-2022-0057511, where the gate electrode (110) is arranged beneath the semiconductor layer (120) in a bottom gate structure. The semiconductor layer (120) in one embodiment of the present invention comprises a first layer (121) including an oxide semiconductor and, on a plane, overlapping the first layer, a second layer (122). According to one embodiment, the second layer (122) is placed more towards the gate electrode than the first layer (121); the first layer (121) includes an oxide semiconductor, specifically, it may comprise gallium (Ga). For instance, the first layer (121) may be formed of a gallium (Ga)-based oxide semiconductor. According to one embodiment, the first layer (121) may have an energy bandgap of 3.0 to 4.0 eV. It is challenging to form a first layer (121) with an energy bandgap below 3.0 eV using an oxide semiconductor. In one embodiment, the first layer (121) can be of a thickness ranging from 10 to 50 nm. The second layer (122) comprises a two-dimensional semiconductor. According to one embodiment, the second layer (122) may include molybdenum ditelluride (MoTe2), molybdenum diselenide (MoSe2), and the channel area of the thin-film transistor (100) can be formed in the second layer (122) of the semiconductor layer (120). The second layer (122) may have an energy bandgap of 1.0 to 1.5 eV with an arrangement of multiple stacked two-dimensional semiconductor layers. For instance, as illustrated in Fig. 2, the second layer (122) may be comprised of 2 to 10 stacked layers of two-dimensional semiconductors, allowing for potential reduction in energy bandgap due to stacking. Specifically, the second layer (122) may have a thickness ranging between 1.5 to 5 nm, according to an embodiment of the invention. The semiconductor layer (120) as per one embodiment comprises a first layer (121) of oxide semiconductor and a two-dimensional semiconductor as the second layer (122), with a short channel having a length of 4關m or less. In one embodiment, the second layer (122) of two-dimensional semiconductor is arranged with the first layer (121) of oxide semiconductor, as illustrated in one embodiment of the thin-film transistor (400) in Fig. 5, where the semiconductor layer (120) is placed on the buffer layer (160) on the substrate (101), with semiconductor layers sequentially layered as a second layer (122), a third layer (123), and a first layer (121). The protective layer (190) secures the thin-film transistor (400) on the substrate (101) and flattens the top surface, although not depicted any light-blocking layer between the substrate (101) and buffer layer (160) or on the buffer layer (160) could be included. The semiconductor layer (120) with the oxide semiconductor-based first layer (121) and overlapping two-dimensional semiconductor-based second layer (122) could have multiple stacked layers of two-dimensional semiconductors in the second layer (122), where the gate insulating film (150) is placed on the semiconductor layer (120), the gate electrode (110) on the gate insulating film (150), and an interlayer insulating film (170) on the gate electrode (110). The interlayer insulating film (170) is formed of insulating material, on which the source electrode (130) and drain electrode (140) are placed, configuring a top gate structure as observed in Fig. 4, where the gate electrode (110) is structured above the semiconductor layer (120). Shown in Fig. 5 is a cross-sectional view of another embodiment of the thin-film transistor (400). Particularly, in this embodiment as illustrated, the semiconductor layer (120) of the thin-film transistor (400) is constructed with a first layer (121) of oxide semiconductor and a layer of two-dimensional semiconductor forming a third layer (123) between the first and second layers, enabling stable bonding by forming a third layer (123) in between, considering the energy bandgap differences between the first layer (121) and second layer (122). As detailed in Fig. 6 with energy bandgap diagrams, the third layer (123) features a thickness of 0.5 to 1.4 nm, comprising two-dimensional semiconductors such as molybdenum disulfide (MoS2) or tungsten disulfide (WS2) as observed in Fig. 7, showing another embodiment (500) compared to the thin-film transistor (400) in Fig. 5, wherein the third layer (123) mediates between the first layer (121) and second layer (122), constructed with several variations as depicted across different embodiments of thin-film transistors and display devices (700, 800), showcasing flexible substrate adaptations with or without buffer layers (160), enhanced by protective layers (190) or oxide passivation layers as per experimental configurations with short-channel design parameters integrated across diversified device layouts for optimal performance.	1
1020130099524	명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 타이밍 컨트롤러(TCON)과 소스 드라이브 IC들(SIC#1~SIC#6) 들 간에는 EPI(Embedded Clock Point-Point EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다. (2) 타이밍 컨트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 컨트롤러는 공개특허 10-2020-0007283 표시패널(100)에는 데이터라인 및 게이트라인의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀(PXL)들을 포함 EPI 인터페이스 프로토콜에서, 타이밍 컨트롤러(TCON)는 컨트롤 데이터와 비디오 데이터를 전송하기 전에 EPI 소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 외부 클럭신호가 각각 내장된 EPI 클럭, 컨트롤 데 타이밍 컨트롤러(TCON)는 피드백 신호 배선을 통해 입력되는 락 신호(EPI_LOCK)를 모니터링하여 락 신호 이에 반해, 외부로부터 노이즈(Noise)가 유입되는 경우 락 신호(EPI_LOCK)가 반전되어 로직 하이와 로직 로우가 부스팅 모드가 활성화되면 타이밍 컨트롤러(TCON)는 피드백 신호 배선을 통해 입력되는 락 신호(EPI_LOCK)를 모 이러한 구성에 의해, 본 발명은 전송 환경에 갑작스런 외부 노이즈의 발생으로 인해 정상적인 EPI 데이터 전송 도 2는 본 발명의 실시예에 따른 표시장치의 EPI 데이터 전송을 제어하기 위한 구성을 보여주는 도면이다. 도 2를 참조하면, EPI 데이터 전송을 제어하기 위한 구성은 모니터링부(410), 출력모드 제어부(420), EPI 출력 모니터링부(410)는 피드백 신호 배선을 통해 입력되는 락 신호(EPI_LOCK)를 모니터링하여 소스 드라이브 출력모드 제어부(420)는 소스 드라이브 IC(SIC#1~SIC#6)에 EPI 데이터가 정상 수신되지 않는 것으로 판단된 경 이 후, 출력모드 제어부(420)는 모니터링부(410)를 통해 EPI 데이터가 정상 수신되고 있는지를 확인하고, EPI 이러한 구성에 의해, EPI 인터페이스가 적용된 표시장치에서, 외부 노이즈로 인한 화질 저하를 개선할 수 있다. 타이밍 컨트롤러(TCON)는 락 신호(EPI_LOCK)를 모니터링하여(S110), 락 신호(EPI_LOCK)가 반전되는 토글 타이밍 컨트롤러(TCON)는 피드백 신호 배선을 통해 입력되는 락 신호(EPI_LOCK)가 토글(toggle)형태로 감지되는 부스팅 모드(Boosting Mode)에서 데이터 배선쌍으로 출력되는 EPI 데이터 신호의 차동 출력 전압(VOD)이 상향 부스팅 모드가 활성화되면 타이밍 컨트롤러(TCON)는 피드백 신호 배선을 통해 입력되는 락 신호(EPI_LOCK)를 모 타이밍 컨트롤러(TCON)는 락 신호(EPI_LOCK)가 정상 상태로 판단되면 부스팅 모드(Boosting Mode)를 비활성화한 부스팅 모드가 종료되면, 타이밍 컨트롤러(TCON)은 EPI 데이터 신호의 차동 출력 전압(VOD)을 노멀 모드 전압으 도 4 내지 도 7은 본 발명의 실시예에 따른 표시장치의 EPI 출력 파형도이다. 도 4는 본 발명의 제1실시예에 따른 표시장치의 EPI 출력 파형도이다. 도 4를 참조하면, 정상 동작 상태(N-Driving)일 경우, 락 신호(EPI_LOCK)는 로직 하이 레벨로 입력되고, EPI 데 노이즈(Noise)가 유입되어 소스 드라이브 IC(SIC#1~SIC#6)에 EPI 데이터 신호가 정상적으로 수신되지 못하는 경 락 신호(EPI_LOCK)가 로직 로우 레벨로 입력되면 부스팅 구동모드(B-Driving)가 활성화되어, EPI 데이터 신호의 도 5는 본 발명의 제2실시예에 따른 표시장치의 EPI 출력 파형도이다. 도 5를 참조하면, 락 신호(EPI_LOCK)가 토글하는 경우 부스팅 모드를 활성화하여 EPI 데이터 신호의 차동 출력 부스팅 모드를 활성화한 후, 기 설정된 시간 동안 락 신호(EPI_LOCK)가 토글하지 않는 경우(ex. 60-1023Frame) 도 6은 본 발명의 제3실시예에 따른 표시장치의 EPI 출력 파형도이다. 도 6을 참조하면, Vertical Active 구간에 매 프레임(Frame) 단위로 락 신호(EPI_LOCK)의 노이즈 유입 여부를 여기서, 락 신호(EPI_LOCK)가 특정 값 이상 토글하는 경우(Option : Max. 255 EA), 혹은 락 신호(EPI_LOCK)가 노이즈 유입이 판단되면(Noise Detection), 부스팅 모드를 활성화하여 EPI 데이터 신호의 차동 출력 전압(VO 도 7은 본 발명의 제4실시예에 따른 표시장치의 EPI 출력 파형도이다. 도 7을 참조하면, 버티컬 액티브(Vertical Active) 구간에서 기 설정된 시간 동안 락 신호(EPI_LOCK)가 정상 상 버티컬 액티브(Vertical Active) 구간에서 기 설정된 시간, 예컨대 60~1023 frame 동안 락 신호(EPI_LOCK)가 도 8는 도 1에 도시된 타이밍 컨트롤러(TCON)의 EPI 출력 제어를 위한 구성을 보여주는 도면이다. 본 발명의 실시예에 따른 EPI 출력 제어를 위해, 타이밍 컨트롤러(TCON)는 소스 드라이브 IC(SIC)에 EPI 데이터 VOD 제어부(VOD Control)는 소스 드라이브 IC(SIC)로부터 피드백되는 락 신호(EPI_LOCK)를 모니터링하는 설정부(CFG)는 I2C 인터페이스로 연결된 메모리(EEPROM)로부터 차동 출력 전압(VOD)의 설정값을 독출할 수 VOD 제어부(VOD Control)는 소스 드라이브 IC(SIC)로부터 피드백되는 락 신호(EPI_LOCK)를 모니터링하여 부스팅 부스팅 모드를 활성화한 경우 VOD 제어부(VOD Control)는 설정부(CFG)로부터 수신된 차동 출력 전압(VOD)의 최 이러한 구성에 따라, 본 발명은 타이밍 컨트롤러(TCON)와 소스 드라이브 IC(SIC) 간의 EPI 데이터 전송이 정상 도 9 내지 도 11은 본 발명의 표시장치의 EPI 출력을 측정한 실험 결과를 보여주는 도면이다. 도 9는 휴대전화에 장착된 표시장치에 외부 노이즈가 인가되는 경우 락 신호(EPI_LOCK)의 파형을 측정한 실험 도 10은 종래 기술에 따른 표시장치, 도 11은 본 발명의 실시예에 따른 표시장치의 화면 표시상태를 실험한 결 종래 기술에 따른 표시장치는 외부 노이즈를 고려하지 않고 EPI 데이터 신호를 송신하고, 본 발명은 노이즈 발 이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 100 : 표시패널 410: 모니터링부도 3은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여주는 흐름도이다.	Throughout the specification, identical reference numerals denote substantially the same components. Between the timing controller (TCON) and the source drive ICs (SIC#1~SIC#6), the Embedded Clock Point-to-Point EPI interface protocol satisfies the interface regulations (1) to (3) as follows. (2) Separate clock wiring pairs are not connected between the timing controller and the source drive ICs. The timing controller and the source drive ICs (SIC#1~SIC#6) do not have an externally embedded clock signal in the EPI interface protocol; instead, the EPI clock and control data are transmitted along with a data line pair. The timing controller (TCON) monitors the lock signal (EPI_LOCK) input through feedback signal wiring, observing the lock signal. Conversely, when noise from outside is introduced, the lock signal (EPI_LOCK) is inverted from logic high to logic low. When boosting mode is activated, the timing controller (TCON) monitors the lock signal (EPI_LOCK) input through feedback signal wiring. Through such configuration, the present invention prevents normal EPI data transmission from being affected by sudden external noise. FIG. 2 depicts the configuration for controlling EPI data transmission in a display device according to an embodiment of the present invention. Referring to FIG. 2, the configuration for controlling EPI data transmission includes a monitoring unit (410) and an output mode control unit (420). The monitoring unit (410) monitors the lock signal (EPI_LOCK) input through feedback signal wiring. The output mode control unit (420) determines whether EPI data is not normally received by source drive ICs (SIC#1~SIC#6), and subsequently confirms whether EPI data is normally received via the monitoring unit (410). This configuration enables the improved quality image in a display device with an EPI interface, despite external noise. The timing controller (TCON) monitors the lock signal (EPI_LOCK) (S110), detecting the toggling state of the lock signal (EPI_LOCK) through feedback signal wiring. In boosting mode, the differential output voltage (VOD) of the EPI data signal output via data line pairs increases. When boosting mode is activated, the timing controller (TCON) monitors the lock signal (EPI_LOCK) through feedback signal wiring. If the lock signal (EPI_LOCK) is judged to be normal, the timing controller (TCON) deactivates boosting mode. After boosting mode ends, the timing controller (TCON) adjusts the differential output voltage (VOD) of the EPI data signal to normal mode voltage. FIGS. 4 through 7 depict EPI output waveforms of a display device in various embodiments of the present invention. FIG. 4 shows the EPI output waveform of a display device according to the first embodiment of the invention, where during normal operation (N-Driving), the lock signal (EPI_LOCK) is input at the logic high level, and EPI data is received correctly. FIG. 5 shows that in the second embodiment, when the lock signal (EPI_LOCK) toggles, boosting mode activates to adjust the differential output of EPI data signals. If, after activating boosting mode, the lock signal (EPI_LOCK) does not toggle for a predetermined time (e.g., 60-1023 frames), FIG. 6 illustrates the third embodiment detecting noise in the lock signal (EPI_LOCK) during the Vertical Active period on a per-frame basis. When the lock signal (EPI_LOCK) toggles more than a specific value (Option: Max. 255 EA) or noise detection indicates intrusion, boosting mode activates to adjust the differential output voltage (VOD) of EPI data signals. FIG. 7 illustrates the fourth embodiment in which, during the Vertical Active period, if the lock signal (EPI_LOCK) remains stable for a predetermined time (e.g., 60-1023 frames), boosting mode is maintained. FIG. 8 shows the configuration for EPI output control of the timing controller (TCON) depicted in FIG. 1. For EPI output control according to the embodiments of the present invention, the timing controller (TCON) interfaces EPI data to the source drive IC (SIC) with VOD control. The VOD control unit monitors the lock signal (EPI_LOCK) fed back from the source drive IC (SIC) and reads the differential output voltage (VOD) set value from the memory (EEPROM) connected via an I2C interface. If boosting mode is activated, the VOD control unit receives the maximum differential output voltage (VOD) set value from the CFG unit. This arrangement ensures the normal EPI data transmission between the timing controller (TCON) and the source drive IC (SIC). FIGS. 9 to 11 display experimental results of EPI output measurements on the display device of the invention. FIG. 9 shows the waveform measurement of the lock signal (EPI_LOCK) when external noise is applied to a display device mounted on a mobile phone. FIG. 10 compares a conventional display device, whereas FIG. 11 illustrates the display state of a device according to the present invention. Unlike traditional technology transmitting EPI data signals without considering external noise, the present invention provides innovation by recognizing noise. The above-described details allow those skilled in the art to make various changes and modifications without departing from the spirit of this specification. 100: Display Panel; 410: Monitoring Section. FIG. 3 illustrates a flowchart for a driving method of the display device according to an embodiment of the present invention.	1
1020220052139	도 7은 본 명세서의 실시예에 따른 롤 케이스 내부에서 거동 중인 플렉시블 표시패널의 광학 특성을 센싱하기	Fig. 7 illustrates the sensing of optical characteristics of a flexible display panel operating inside a roll case according to the embodiments of the present specification.	1
1020180081199	본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 후술하는 실시예들을 참조하면 명확해질 것이다. 이하, 본 발명에 대하여 상세히 설명하도록 한다. 본 발명의 일 실시예에 따르면, 복수의 화소가 정의되며, 상기 화소 별로 박막트랜지스터를 포함하는 제1 기판, 도 1은 본 발명의 일 실시예에 따른 유기전계발광표시 장치를 개략적으로 나타낸 단면도이다. 상기 제1 기판(110)에는 복수의 화소 영역이 정의되며, 이는 유리, 금속 또는 플라스틱을 포함할 수 있으며, 가 상기 가요성 재질은 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에 상기 제1 기판(110) 상에 반도체층(5)이 위치하고, 반도체층(5) 상에 게이트 절연막(4)이 위치한다. 게이트 절 상기 게이트 전극(3) 상에 절연층(120)이 위치하며, 상기 절연층(120) 상에 소스 전극(1)과 드레인 전극(2)이 상기 소스 전극(1) 및 드레인 전극(2)은 Cu, Mo, Al, Ag, Ti, Ta 또는 이들의 조합으로부터 형성되는 합금 일 소스 전극(1)과 드레인 전극(2) 은 절연층(120)을 관통하는 콘택홀을 통해 반도체층(5)에 각각 접속한다. 따라 상기 소스 전극(1) 및 드레인 전극(2) 상에 절연층(120)과 패시베이션층(130)이 증착되고, 패시베이션층(130) 상기 평탄화층(140)은 예를 들어, 아크릴계　수지, 에폭시　수지, 페놀　수지, 폴리아미드계　수지, 폴리이미드 또한, 반사 전극(150)은 상기 평탄화층(140), 패시베이션층(130), 절연층(120)을 관통하는 비아홀을 통해 박막 특히, 반사 전극(150)은 발광된 빛을 반사시키기 위해 반사도가 높은 물질로 구성될 수 있는데, 예를 들어, 몰 상기 반사 전극(150)과 평탄화층(140) 상에 뱅크층(150)이 위치하며, 상기 뱅크층(160)은 반사 전극(150)의 일 상기 뱅크층(160)은 일반적인 감광성 특성을 갖는 유기절연물질 예를들면 폴리이미드, 포토아크릴, 벤조사이클 또한, 상기 뱅크층(160)에 의해 정의되는 개구부에 의해 노출되는 반사 전극(150) 및 상기 뱅크층(160)을 덮으 즉, 상기 뱅크층(160)은 각 화소 영역별 경계부의 역할을 하며, 이에 따라, 반사 전극(150)은 화소 영역별로 분 또한, 유기 발광층(170)은 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole 상기 유기 발광층(170) 상부에 공통 전극(180)이 구비된다. 상기 공통 전극(180)은 전기 전도도를 향상시키고, 또한, 공통 전극(180)은 유기 발광층(170)과 접하는 전도성 산화물층(conductive oxide layer)을 포함할 수 있 공통 전극(180)은 투명한 전도성 산화물로 형성되며, 투명 전도성 산화물은 예를 들어, 인듐 주석 산화물 또한, 상기 공통 전극(180)의 상부에는 유기발광소자를 보호하기 위한 보호층(190)이 형성될 수 있다. 상기 보 또한, 상기 제1 기판(110)과 서로 마주하여 대향되어 있는 제2 기판(210)에는 블랙 매트릭스(미도시)와 컬러필 구체적으로, 비발광영역에 대응되는 위치에는 블랙 매트릭스가 형성될 수 있다. 블랙매트릭스는 불투명한 또한, 상기 화소 및 발광영역에 대응되는 위치에는 컬러필터(201, 202, 203)가 구비되며, 적색(R), 녹색(G), 청 따라서, 본 발명에 따른 유기전계발광표시 장치는 박막 트랜지스터와 유기발광소자가 구비되는 제1 기판(110), 즉, 유기발광소자에서 방출되는 빛이 박막트랜지스터가 형성된 제1 기판의 상면 방향을 향하는 상부 발광 방식 일반적으로, 하부 발광 방식의 유기전계발광표시 장치에서는 아웃가싱 및 수분을 차단하기 위하여 박막트랜지스 다만, 이 경우에도 100% 차단되는 것이 아니며, 컬러 포토 레지스트에서 아웃가싱은 지속적으로 발생하기 때문 공개특허 10-2018-0026033 한편, 상부 발광 방식의 유기전계발광표시 장치에서는 컬러필터 상부에 이러한 PAC 층이 적용되지 않는 구조이 그러나, 유기 발광층으로부터 방출된 빛이 별도로 구비된 흡습 영역이나 흡습층을 지나 상부로 출광되기 이에, 본 발명은 상부 발광 방식의 유기전계발광표시 장치에서 상부 기판에 별도로 컬러필터를 제조하고 이후에 다시 말해서, 상부 발광 방식의 유기전계발광표시 장치는 컬러필터 제조시 상부 기판 독립 구조로120 내지 140 구체적으로, 상기 게터재는 수분 함량이 0 내지 0.1 중량%인 상태에서 25 , 70% 상대습도로 1시간 유지한 후 산 또한, 상기 게터재의 평균 입경은 10 내지 100nm, 보다 바람직하게는 10 내지 50 nm일 수 있다. 상기 게터재의 따라서, 상기 범위로 게터재의 입경을 유지함으로써, 컬러필터 내에 고르게 분산되어 컬러 포토 레지스트의 아 또한, 상기 조성물 100 중량부에 대하여, 상기 게터재는 0.5 내지 10 중량부, 보다 바람직하게는 0.5 내지 3 중 상기 게터재는 포토레지스트에 포함될 수 있는 용제에 분산되어 액상 조성물 형태로 컬러필터에 적용될 수 구체적으로, 상기 용제는 수용성 용제와 비수용성 용제일 수 있다. 수용성 용제로는 일반적으로 하이드록시기 또한, 게터재 함유 조성물 중 용제의 증발에 의한 점도 변화 등과 같이 저장 안정성의 저하를 방지하기 위해 비 또한, 비수용성 용제로는 예를 들어, 에스테르계 용매, 에테르계 용매, 케톤계 용매 등을 사용할 수 있다. 추가적으로, 상기 게터재 함유 조성물은 분산제를 더 포함할 수 있다. 분산제는 게터재 함유 조성물 내에서 게터재의 균일한 분산을 돕고, 나아가 컬러 포토 레지스트에 포함시 안료 본 발명에서 사용 가능한 분산제로는 소정의 산가(acid value)를 가지는 분산제와 소정의 아민가(amine value) 또한, 상기 조성물은 50℃에서 점도가 10 내지 100,000 cps일 수 있다. 점도가 10 cps 미만으로 구현되는 특히, 상기 게터재를 함유하는 조성물은 투명한 물질로 컬러필터에 직접 적용될 수 있는데, 외부로부터 침투하 공개특허 10-2018-0026033 상기 게터재는 금속 산화물 또는 금속염일 수 있고, 바람직하게는 CaO, MgO, CaCl2, CaCO3, CaZrO3, CaTiO3, 또한, 상기 게터재는 이종 이상의 혼합물로 구성되는 것이 바람직한 바, 예를 들어 일 게터재가 다른 게터재를 상기 게터재의 표면은 고분자 수지로 코팅될 수 있다. 상기 고분자 수지는 상기 게터재를 둘러싸는 형태이며, 따라서, 상기 게터재에 의한 초기 흡습률을 적정 범위로 유지함으로써 소자 내 환경에서 수분, 산소 및 아웃가 이러한 고분자 수지는 1종 이상의 가교성 단량체가 중합되어 형성될 수 있으며, 경질이며 금속 등 무기물과 친 즉, 상기 고분자 수지의 표면이 티올(thiol)기, 친핵성기 및 금속 친화성 관능기인 카르복실기, 히드록시기, 글 따라서, 상부 발광 방식의 유기전계발광표시 장치에 있어서, 전술한 게터재(Getter)를 함유하는 조성물이 직접 전술한 바와 같이, 상기 유기발광소자는 상기 박막트랜지스터를 덮도록 구비되는 평탄화층, 상기 평탄화층 상에 도 2는 본 발명의 다른 실시예에 따른 유기전계발광표시 장치를 개략적으로 나타낸 단면도로서, 수분차단 필름 상기 공통 전극(180) 상에 형성되는 수분차단 필름(191)은 유기발광소자에 수분 침투 방지 특성을 보다 향상시 이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가 1: 소스 전극No matching diagram found.	The advantages and features of the present invention, as well as methods for achieving them, will become apparent with reference to the embodiments described below. Hereinafter, the present invention will be described in detail. According to one embodiment of the present invention, a plurality of pixels are defined, and a first substrate including a thin-film transistor is defined for each pixel. Figure 1 schematically illustrates a cross-sectional view of an organic electroluminescent display device according to one embodiment of the present invention. The first substrate (110) defines multiple pixel regions, which may include glass, metal, or plastic, where the flexible material may comprise polyether sulfone, polyacrylate, polyetherimide, or polyethylene naphthalate, and a semiconductor layer (5) is placed on the first substrate (110), with a gate insulator layer (4) positioned on the semiconductor layer (5). An insulator layer (120) is located on the gate electrode (3), and a source electrode (1) and a drain electrode (2) are positioned on the insulator layer (120). The source electrode (1) and drain electrode (2) are made of alloys formed from Cu, Mo, Al, Ag, Ti, Ta, or combinations thereof, and they connect to the semiconductor layer (5) through contact holes penetrating the insulator layer (120). Subsequently, an insulator layer (120) and a passivation layer (130) are deposited on the source electrode (1) and drain electrode (2), with a leveling layer (140) on the passivation layer (130), consisting of, for example, acrylic resin, epoxy resin, phenol resin, polyamide resin, or polyimide. Importantly, a reflective electrode (150) is placed through a via hole penetrating the leveling layer (140), passivation layer (130), and insulator layer (120). The reflective electrode (150), which may be made of a highly reflective material, such as Mo, is located above the leveling layer (140), and includes a bank layer (150) positioned over the reflective electrode (150), serving as boundaries for each pixel region, dividing the reflective electrodes (150) per pixel region similarly, and the bank layer (160) comprises an organic insulating material with general photosensitive characteristics, such as polyimide, photoacrylic resin, or benzocyclobutene. Additionally, an organic light-emitting layer (170) designed to increase luminous efficiency comprises a hole injection layer and a hole transport layer, with a common electrode (180) configured above the organic light-emitting layer (170), designed to improve electrical conductivity and may include a conductive oxide layer meeting the organic light-emitting layer (170). The common electrode (180) is formed from a transparent conductive oxide such as indium tin oxide, with a protective layer (190) above it to protect the organic light-emitting device. A second substrate (210) faces the first substrate (110), with a black matrix (not shown) and color filters (201, 202, 203) corresponding to pixels and emission regions contained therein, which may be applied to counteract the outgassing persistently occurring from the color photoresist. Specifically, in an upper emission-type organic electroluminescent display device, color filters are manufactured separately on the upper substrate, achieving an independent structure of the upper substrate. The getter material, with a moisture content between 0 and 0.1 weight%, tested at 25째C and 70% relative humidity for one hour, exhibits average particle diameters of 10 to 100 nm, preferably 10 to 50 nm, ensuring uniform dispersal within color photoresist, and maintaining compositional ratios of 0.5 to 10 weight parts defectlessly in color filter applications. This getter material, possibly dispersed in a solvent, may include a dispersing agent across compositions, with further ingredients addressing formulation stability. Adhering to defined dispersed within color photoresist, encompassing pigment interactions; dispersants having prescribed acid and amine values utility is enabled. At 50째C, viscosities range from 10 to 100,000 cps, implemented below 10 cps specifically in transparent forms. The getter material may be adopted in formulations against external infiltrations by utilizing transparent substances like metal oxides or salts, preferably CaO, MgO, CaCl2, CaCO3, CaZrO3, CaTiO3. More preferably, combinations of such getter materials encompass others, with getter surfaces coated polymer resin enhancing initial moisture absorption rates retaining environmental factors in check. This polymeric resin may be polymerized from one or more cross-linked monomers, exhibiting a firm nature compatibly equating to inorganic substances like metals. For instance, thiol or neutral nucleophilic groups and metal affinity functions delineate surfaces, comparing well with water, oxygen, and outgassing control. Consequently, in an organic electroluminescent display device with an upper-emission configuration, compositions containing the previously discussed getter material integrate directly. Empirically, an organic electroluminescent device includes a leveling layer covering the thin-film transistor, mounting said configuration could be illustrated by figure 2, which projects through a cross-sectional overview of another embodiment including moisture-blocking films improving such characteristics dramatically. Even though explanations focused on embodiments extensively, modifications at a professional level are plausible without deviation from the invention's domain.	1
1020190033859	반면, 도 2b에 도시한 바와 같이, 제 1 기판(111)과 제 2 기판(102) 사이에 전계가 형성되어, PDLC(180)로 전압 실험예 2: 액정 방울 크기에 따른 편광도 측정도 3a 및 도 3b는 본 발명의 예시적인 실시형태에 따라 나노 크기의 액정 방울을 채택한 고분자 분산형 액정 모	Contrarily, as depicted in FIG. 2b, an electric field is established between the first substrate (111) and the second substrate (102), leading to the application of voltage to the PDLC (180) in voltage test example 2: Measurement of polarization degree according to liquid crystal droplet size. FIGS. 3a and 3b illustrate a polymer-dispersed liquid crystal model adopting nano-sized liquid crystal droplets, in accordance with exemplary embodiments of the present invention.	1
1020160112861	이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 도 1은 본 발명의 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이고, 도 2는 본 발명의 실시예에 따른 도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치(10)는 액정패널(100)과, 게이트구동회로(110)와, 데이 -5-액정패널(100)은 영상을 표시하는 표시패널로서, 다수의 행라인과 다수의 열라인을 따라 매트릭스 형태로 배치 액정패널(100)은 액정층을 사이에 두고 서로 마주보는 2개의 제1,2기판을 포함할 수 있다. 제1기판은 예를 들면 하부기판 또는 어레이기판에 해당되며, 각 화소(P)를 구동하는 어레이소자가 형성될 수 있 액정패널(100)의 어레이기판에는 행방향을 따라 연장된 다수의 게이트배선(GL)과, 열방향을 따라 연장된 다수의 이와 같이 인가된 데이터전압과, 공통전극에 인가된 공통전압에 의해 발생된 전계에 따라 액정을 구동하여 영상 데이터구동회로(120)는 타이밍컨트롤러(130)로부터 출력된 디지털 영상데이터(Da)와 데이터제어신호(DCS)를 전 게이트구동회로(110)는 타이밍컨트롤러(130)로부터 공급되는 게이트제어신호(GCS)에 따라, 게이트전압을 게이 이와 같은 게이트구동회로(110)는 GIP(gate in panel) 방식으로 표시패널(110)의 어레이기판 상에 직접 형성되 타이밍컨트롤러(130)는 외부의 시스템으로부터 수직동기신호(Vsync), 수평동기신호(Hsync), 클럭신호(CLK)와 같 타이밍컨트롤러(130)는 입력된 동기신호들을 사용하여, 게이트구동회로(110) 및 데이터구동회로(120)의 출력 타 한편, 구체적으로 도시하지는 않았지만, 액정표시장치(10)를 구성하는 구성요소들을 구동하기 위한 전원전압을 백라이트(150)는 액정패널(100) 하부에 위치하여 액정패널(100)에 광을 공급하게 된다. 이와 같은 백라이트 여기서, LED(160)는, 무기계열의 발광 물질이나 유기계열의 발광 물질을 사용할 수 있다. 백라이트(150)로서는 직하형 백라이트나 에지형 백라이트가 사용될 수 있다. 직하형 백라이트(150)는, 다수의 LED(160)가 액정패널(100) 하부에 이에 대향하여 배열된다. 공개특허 10-2019-0071237 -6-그리고, 에지형 백라이트(150)는, 다수의 LED(160)가 액정패널(100)의 측면 방향에 위치하며, 액정패널(100) 하 다수의 LED(160)는 개별적으로 구동전류(Id)를 인가받도록 구성될 수 있다. 이와 관련하여, 다수의 LED(160)는 LED 구동회로(200)의 다수의 출력채널(C) 각각에 접속되도록 구성되고, 각 백라이트(150)에 구성된 다수의 LED(160)는 LED 구동회로(200)에 의해 구동되어 발광하게 된다. LED 구동회로(200)는 제어회로(220)와 검출회로(210)를 포함할 수 있다. 제어회로(220)는, 구동전류(Id)를 발생시켜 각 출력채널(C)을 통해 출력하여 해당 LED(160)에 제공할 수 있다. 더욱이, 제어회로(220)는 검출회로(210)에서 출력된 검출 신호(Vc)에 따라 각 구동전류(Id)를 조절하도록 구성 이와 관련하여, 검출회로(210)의 검출 신호(Vc)는, 단위 LED 그룹(GRl)을 구성하는 인접 배치된 2개의 이에 따라, 제어회로(220)는 검출 신호(Vc)를 기초로 이 신호(Vc)와 관련된 인접한 2개의 LED(160) 중 휘도 보 검출회로(210)는 다수의 LED(160) 각각에 대응하여 배치된 다수의 광센서(211)를 포함할 수 있다. 광센서(211)는 해당 LED(160)에서 출사된 광의 양인 광량(즉, 휘도)을 센싱하는 기능을 수행하게 된다. 이와 관련하여 예를 들면, 광센서(211)는 입사된 광량에 따라 저항값이 변화하는 소자로서 광반응성 가변저항 여기서, 광센서(211)의 저항(Rp)은 광량에 반비례하게 되는데, 즉 광량이 커지면 저항값은 작아지고 광량이 작 이와 같이 광량을 센싱하는 광센서(211)로서 포토다이오드가 사용될 수 있다. 한편, 본 실시예에서는 인접한 2개의 광센서(211)(즉, 인접한 한 쌍의 광센서(211a,211b))가 하나의 단위 광센 이와 같이 구성됨으로써, 검출회로(210)는 광센서 그룹(GRp) 단위로 대응되는 LED 그룹(GRl)의 광량을 이와 같은 검출회로(210)의 구체적인 구성에 대해 도 2를 함께 참조하여 보다 상세하게 설명한다. 한편, 도 2에 도 2를 함께 참조하여 보면, 각 LED 그룹(GRl)은 2개의 인접 배치된 2개의 LED(160)인 제1,2LED(160a,160b)로 그리고, 각 LED 그룹(GRl)의 제1,2LED(160a,160b) 각각에 대응하여 해당 광량을 센싱하는 2개의 광센서(211)인 한편, 광센서(211)는 해당 LED(160)의 광량을 센싱하기 위해 해당 LED(160) 보다 상세하게는 LED(160)의 발광요 광센서(211)는 입사된 광량에 따라 저항이 변화하는 광반응성 저항(Rp)으로 작용하게 되는데, 광량에 반비례하 한편, 검출회로(210)에는 각 광센서(211)에 직렬 연결되는 기준저항(Rf)이 구비될 수 있다. 기준저항(Rf)은 실질적으로 고정된 저항값을 갖게 되며, 제1,2광센서(211a,211b)에 연결된 기준저항들(Rf)은 서 한편, 기준저항(Rf)은 광센서(211)의 애노드나 캐소드 중 하나에 연결될 수 있다. 본 실시예에서는, 설명의 편 이처럼, 기준저항(Rf)이 광센서(211)에 직렬 연결되므로, 광량 변화에 따라 광센서(211)이 저항값이 변화하게 이와 관련하여, 광센서(211)의 저항(Rp)과 기준저항(Rf)은 전압을 분압하는 저항스트링으로 기능하게 되며, 각 따라서, 입사된 광량에 따라 광센서 저항(Rp)이 변화되어, 광량에 비례하는 센싱전압(Vs)이 센싱될 수 있게 된 한편, 검출회로(210)에는, 제1,2광센서(211a,211b)를 통해 센싱된 센싱전압들 즉 제1,2센싱전압(Vsa,Vsb)을 비 비교기(215)에는 제1,2센싱전압(Vsa,Vsb)이 입력된다. 즉, 제1,2센싱전압(Vsa,Vsb)은 비교기(215)의 반전(-) 여기서, 설명의 편의를 위해, 제1센싱전압(Vsa)이 반전(-) 입력단자에 입력되고 제2센싱전압(Vsb)이 비반전(+) 비교기(215)는 입력된 제1,2센싱전압(Vsa,Vsb)을 비교하여 이들 간의 차전압을 검출 신호(Vc)로 출력하게 된다. 이때, 반전(-) 입력단자에 입력된 전압인 제1센싱전압(Vsa)이 비교기(215)의 기준전압이 되어, 제2센싱전압 이처럼, 비교기(215)는 광량이 반영된 센싱전압을 비교하여 그 결과값을 검출 신호(Vc)로 출력하게 된다. 따라서, 비교기(215)에서 출력되는 검출 신호(Vc)는, 인접한 LED들(160a,160b) 간의 광량차 즉 휘도차를 센싱한 이러한바, 검출회로(210)를 통해 인접한 LED들(160a,160b) 간의 휘도차를 검출할 수 있게 된다. 제어회로(220)는 검출 신호(Vc)를 입력받고, 검출 신호(Vc)에 따라 해당 LED들(160)에 공급되는 구동전류(Id)를 즉, 제어회로(220)는 검출 신호(Vc)에 해당되는 제1,2LED(160a,160b) 간의 휘도차에 따라, 제 이와 관련하여 예를 들면, 제어회로(220)는 인접한 제1,2LED(160a,160b) 중 낮은 휘도의 LED(160)에 대해 구동 도 3은 본 발명의 실시예에 따라 인접한 제1,2LED 중 제2LED의 휘도를 보상하는 경우를 도시한 도면이고, 도 4 먼저, 도 3을 참조하여, 제1LED(160a)는 정상적인 휘도를 갖고 제2LED(160b)의 휘도가 낮아 이를 보상하는 경우 제1LED(160a)에서 출사된 광은 이에 대응되는 제1광센서(211a)에 입력된다. 이에 따라, 제1광센서(211a)의 저항(Rp)은 제1LED(160a)의 휘도에 따라 가변되어 해당 제1센싱전압(Vsa)이 센싱 공개특허 10-2019-0071237 즉, 제1광센서(211a)와 이에 연결된 기준저항(Rf) 사이의 접점(n)에는, 제1LED(160a)의 휘도에 대응되는 제1센 한편, 제2LED(160b)에서 출사된 광은 이에 대응되는 제2광센서(211b)에 입력된다. 이에 따라, 제2광센서(211b)의 저항(Rp)은 제2LED(160b)의 휘도에 따라 가변되어 해당 제2센싱전압(Vsb)이 센싱 즉, 제2광센서(211b)와 이에 연결된 기준저항(Rf) 사이의 접점(n)에는, 제2LED(160b)의 휘도에 대응되는 제2센 위와 같이 센싱된 제1,2센싱전압(Vas,Vsb)은 비교기(215)의 반전(-) 입력단자와 비반전(+) 입력단자에 각각 입 이에 따라, 비교기(215)는 제1,2센싱전압(Vas,Vsb)을 비교하여 이들 간의 차전압을 검출 신호(Vc)로 출력하게 여기서, 제2LED(160b)는 정상적인 휘도의 제1LED(160a) 보다 낮은 휘도를 갖게 되므로, 제2LED(160b)에 대응되 따라서, 이들 간의 차전압(Vsb - Vsa)은 부극성의 차전압이 되고, 이 차전압이 반영된 검출 신호(Vc)가 제어회 제어회로(220)는, 제1,2LED(160a,160b) 간의 휘도차를 나타내는 검출 신호(Vc)에 따라 제1,2LED(160a,160b)에 이때, 제1LED(160a)는 정상적인 휘도를 갖게 되므로, 제1LED(160a)에 접속된 채널인 제1채널(C1)에는 구동전류 그리고, 제2LED(160b)는 낮은 휘도를 갖게 되므로, 제2LED(160b)에 접속된 채널인 제2채널(C2)에는 구동전류 이에 따라, 제2LED(160b)는 휘도가 상승하여 제1LED(160a)와 동일한 휘도를 가질 수 있게 됨으로써, 제 다음으로, 도 4를 참조하여, 제2LED(160b)는 정상적인 휘도를 갖고 제1LED(160a)의 휘도가 낮아 이를 보상하는 제1LED(160a)에서 출사된 광은 이에 대응되는 제1광센서(211a)에 입력된다. 이에 따라, 제1광센서(211a)의 저항(Rp)은 제1LED(160a)의 휘도에 따라 가변되어 해당 제1센싱전압(Vsa)이 센싱 즉, 제1광센서(211a)와 이에 연결된 기준저항(Rf) 사이의 접점(n)에는, 제1LED(160a)의 휘도에 대응되는 제1센 한편, 제2LED(160b)에서 출사된 광은 이에 대응되는 제2광센서(211b)에 입력된다. 이에 따라, 제2광센서(211b)의 저항(Rp)은 제2LED(160b)의 휘도에 따라 가변되어 해당 제2센싱전압(Vsb)이 센싱 즉, 제2광센서(211b)와 이에 연결된 기준저항(Rf) 사이의 접점(n)에는, 제2LED(160b)의 휘도에 대응되는 제2센 위와 같이 센싱된 제1,2센싱전압(Vas,Vsb)은 비교기(215)의 반전(-) 입력단자와 비반전(+) 입력단자에 각각 입 이에 따라, 비교기(215)는 제1,2센싱전압(Vas,Vsb)을 비교하여 이들 간의 차전압을 검출 신호(Vc)로 출력하게 여기서, 제1LED(160a)는 정상적인 휘도의 제2LED(160b) 보다 낮은 휘도를 갖게 되므로, 제1LED(160a)에 대응되 공개특허 10-2019-0071237 따라서, 이들 간의 차전압(Vsb - Vsa)은 정극성의 차전압이 되고, 이 차전압이 반영된 검출 신호(Vc)가 제어회 제어회로(220)는, 제1,2LED(160a,160b) 간의 휘도차를 나타내는 검출 신호(Vc)에 따라 제1,2LED(160a,160b)에 이때, 제2LED(160b)는 정상적인 휘도를 갖게 되므로, 제2LED(160b)에 접속된 제2채널(C2)에는 구동전류(Id)를 그리고, 제1LED(160a)는 낮은 휘도를 갖게 되므로, 제1LED(160a)에 접속된 제1채널(C1)에는 구동전류(Id)를 조 이에 따라, 제1LED(160a)는 휘도가 상승하여 제2LED(160b)와 동일한 휘도를 가질 수 있게 됨으로써, 제 전술한 바와 같이, 본 실시예에서는, 인접 배치된 LED(160a,160b) 각각의 광량을 센싱하는 광센서(211a,211b)를 이에 따라, 인접 배치된 LED(160a,160b) 간의 휘도차가 보상될 수 있게 된다. 따라서, LED들(160a,160b) 간에 이하에는, 전술한 LED 구동회로(200)의 검출회로(210) 배치 구조에 대해 도 5 및 6을 함께 참조하여 설명한다. 도 5a 내지 5d는 본 발명의 실시예에 따른 검출회로의 광센서 배치 구조의 여러 예들을 도시한 도면들이다. 도 먼저, 도 5a 내지 5d를 참조하면, 광센서(211)는 해당 LED(160)의 광량을 최대한 센싱하기 위해 LED(160)의 내 이와 관련하여, LED(160)는, 상방으로 개방되고 외주가 격벽(161b)으로 둘러싸여진 수용홈(162)이 내부에 형성 이와 같은 경우에, 광센서(211)는 도 5a에 도시한 바와 같이, 기저부(161a) 상면에 부착되어 LED칩(165) 일측에 다른 예로서, 광센서(211)는 도 5b에 도시한 바와 같이, 격벽(161b) 내면에 부착될 수 있다. 또 다른 예로서, 광센서(211)는 도 5c에 도시한 바와 같이, 광학매질(167) 상면에 부착될 수 있다. 또 다른 예로서, 광센서(211)는 도 5d에 도시한 바와 같이, 격벽(161b) 상면에 부착될 수 있다. 다음으로, 도 6을 참조하면, 검출회로(210)의 기준저항(Rf)과 비교기(215) 중 적어도 하나는 LED(160)가 실장된 이와 관련하여 예를 들면, 다수의 LED(160)는 회로기판(170)에 실장되며, LED(160)가 실장된 영역 이외의 영역 이와 달리, 기준저항(Rf)과 비교기(215) 중 적어도 하나는 회로기판(170) 외부에 배치될 수도 있다. 전술한 바와 같이, 본 발명의 실시예에 따르면, 인접 배치된 LED 각각의 광량을 센싱하는 광센서를 배치하고, 이에 따라, 인접 배치된 LED 간의 휘도차가 보상될 수 있게 된다. 따라서, LED들 간에 균일한 휘도가 확보될 수 전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능 10: 액정표시장치 100: 표시패널도 2는 본 발명의 실시예에 따른 LED 구동회로를 개략적으로 도시한 도면.	Hereinafter, an embodiment of the present invention will be described with reference to the drawings. Figure 1 schematically illustrates a liquid crystal display device according to an embodiment of the present invention, and Figure 2, in reference to Figure 1 according to an embodiment of the present invention, relates to a liquid crystal display device (10) comprising a liquid crystal panel (100), a gate driving circuit (110), and a data driving circuit (120). The liquid crystal panel (100), acting as a display panel that displays images, is arranged in a matrix form along multiple row lines and multiple column lines, and may include two substrates facing each other with a liquid crystal layer in between. The first substrate, such as the lower or array substrate, may have array elements formed for driving each pixel (P). A plurality of gate lines (GL) extending in the row direction and a plurality of data lines extending in the column direction are present on the array substrate of the liquid crystal panel (100). The data voltage applied as such and the electric field generated by the common voltage applied to the common electrode drive the liquid crystals to form image data. The data driving circuit (120) receives digital image data (Da) and data control signals (DCS) output from the timing controller (130) and drives the gate driving circuit (110) according to gate control signals (GCS) supplied from the timing controller (130) to apply gate voltage appropriately. Such a gate driving circuit (110) is directly formed on the array substrate of the display panel (110) using the GIP (gate in panel) method. The timing controller (130) receives vertical synchronization signals (Vsync), horizontal synchronization signals (Hsync), and clock signals (CLK), among others, from an external system, and uses the input synchronization signals to control the output of the gate driving circuit (110) and the data driving circuit (120). Although not explicitly shown, power voltages for driving the components comprising the liquid crystal display device (10) are provided. The backlight (150), located underneath the liquid crystal panel (100), supplies light to the panel. The LED (160) used in the backlight can be made of inorganic or organic luminous materials. Backlights can be either direct or edge type. The direct type backlight (150) has multiple LEDs (160) arranged directly opposing the underside of the liquid crystal panel (100), whereas the edge type backlight (150) positions multiple LEDs (160) along the side of the panel (100) to illuminate the display. Each LED (160) can be configured to receive driving current (Id) individually. Regarding this, the multiple LEDs (160) are connected to each output channel (C) of the LED driving circuit (200), driving the LED group to emit light. The LED driving circuit (200) may include a control circuit (220) and a detection circuit (210). The control circuit (220) can generate the driving current (Id), output it through each output channel (C), and provide it to the respective LED (160). Furthermore, the control circuit (220) is configured to adjust each driving current (Id) based on the detection signal (Vc) output by the detection circuit (210). Accordingly, the detection signals (Vc) detected by the detection circuit (210) are used by the control circuit (220) to determine which of the two adjacent LEDs (160) should receive brightness compensation. The detection circuit (210) may include multiple optical sensors (211) disposed corresponding to the LEDs (160) to sense the amount of light (i.e., brightness) emitted by each LED (160). The optical sensor (211), for example, acts as a photo-resistive variable resistor where the resistance value changes based on the incident light amount; specifically, the resistance (Rp) of the optical sensor (211) is inversely proportional to the light quantity?봡ecreasing with more light and increasing with less. A photodiode can serve as the optical sensor (211) to sense light quantity. In this embodiment, two adjacent optical sensors (211) (i.e., an adjacent pair of optical sensors (211a, 211b)) form a unit optical sensor group (GRp). By configuring it thusly, the detection circuit (210) associates detected light quantities in a unit optical sensor group (GRp) with the corresponding LED group (GRl). The specific configuration of the detection circuit (210) is detailed with reference to Figure 2. In reference to Figure 2, each LED group (GRl) consists of two adjacent placed LEDs (160), the first LED (160a) and the second LED (160b), each linked with two corresponding optical sensors (211) for sensing respective light quantities. The optical sensor (211) functions as a photo-reactive resistor (Rp) varying resistance according to the light quantity, impacting the sensing voltage (Vs) proportional to light amount. Additionally, the detection circuit (210) may include a reference resistor (Rf) serially connected to each optical sensor (211). The reference resistor (Rf) maintains a substantially fixed resistance value, with those connected to the first and second optical sensors (211a, 211b) being chosen appropriately. Moreover, the reference resistor (Rf) can connect to either the anode or cathode of the optical sensor (211). As described for convenience, connecting the reference resistor (Rf) serially with the optical sensor (211) alters the sensor's resistance with changing light quantities. The optical sensor's resistance (Rp) and the reference resistor (Rf) function as a voltage-dividing resistor string, enabling sensing voltage (Vs) proportional to light quantity to be detected. The detection circuit (210) further incorporates a comparator (215) comparing the first and second sensing voltages (Vsa, Vsb), where they are input into the comparator?셲 inverting (-) and non-inverting (+) terminals, respectively. For ease of explanation, the first sensing voltage (Vsa) inputs to the inverting terminal, and the second sensing voltage (Vsb) to the non-inverting terminal. The comparator (215) outputs the difference as the detection signal (Vc), with the first sensing voltage (Vsa) becoming the reference voltage since it inputs to the inverting terminal. The comparator (215) thus compares sensing voltages reflecting light quantities, outputting the result as the detection signal (Vc). Consequently, the detection signal (Vc) output from the comparator (215) reflects the brightness difference between adjacent LEDs (160a, 160b), allowing respective such differences in brightness to be detected via the detection circuit (210). The control circuit (220) receives the detection signal (Vc) and adjusts the driving current (Id) to the LEDs (160) per the detection signal (Vc) to minimize this brightness disparity. For instance, considering adjacent first and second LEDs (160a, 160b), additional driving current may be applied to the LED with lower brightness (160) to compensate?봃igure 3 shows a scenario where the reduced brightness of a second LED in proximity is compensated, whereas Figure 4 references brightness compensation for a first LED. In Figure 3, consider the first LED (160a) with normal brightness and the need to compensate the reduced brightness of a second LED (160b). Light emitted from the first LED (160a) enters the corresponding first optical sensor (211a), causing its resistance (Rp) to vary based on the brightness of the first LED (160a), allowing sensing of the corresponding first sensing voltage (Vsa). The resistance (Rp) at the touchpoint (n) between the first optical sensor (211a) and the reference resistor (Rf) indicates the brightness-dependent first sensing voltage. Meanwhile, light emitted from the second LED (160b) similarly enters the second optical sensor (211b), causing it to sense the brightness-dependent second sensing voltage (Vsb). Comparisons of these first and second sensing voltages (Vas, Vsb) are processed by the comparator (215), resulting in a detection signal (Vc) being output, compared against the lower brightness of the second LED (160b) than the first LED (160a). Hence, the driving current channel connected to the second LED (160b) adjusts to raise LED brightness to equal that of the first LED (160a), maintaining uniformity. Contrastingly, Figure 4 illustrates when the second LED (160b) exhibits normal brightness and first LED (160a) requires compensation, following identical processes for sensing, comparison, and compensation by the control circuit (220) utilizing detection signals (Vc). As previously discussed, in this embodiment, by arranging optical sensors (211a, 211b) for sensing each LED?셲 (160a, 160b) light quantity, the brightness difference between closely arranged LEDs can be compensated, ensuring uniform brightness across all LEDs. Further detail on the arrangement structure of the detection circuit (210) of the LED driving circuit (200) is explained with reference to Figures 5 and 6. Various examples of optical sensor arrangements in the detection circuit are depicted in Figures 5a to 5d according to an embodiment of the invention. In Figures 5a to 5d, optical sensors (211) are optimized to sense maximum light quantity and are placed in proximity to LED emission surfaces, with configurations involving attachment to the base part (161a) as shown in Figure 5a, inner wall of the partition (161b) as in Figure 5b, optical medium (167) surface as shown in Figure 5c, or upper surface of the partition (161b) illustrated in Figure 5d. Referring to Figure 6, components such as the reference resistor (Rf) and comparator (215) are integrated into or outside the circuit substrate (170) where LEDs are mounted, illustrating flexible placement based on structure and design. According to the embodiment outlined, placing optical sensors specifically for each LED enables compensation of brightness variance between adjacently placed LEDs, maintaining an even brightness across the panel display, thereby ensuring display uniformity. The present embodiment serves as an example within the scope of the invention, allowing modifications adhering to the invention's spirit to fit various application needs. Designations: 10: Liquid crystal display device, 100: Display panel; Figure 2 is schematically illustrating the LED driving circuit according to an embodiment of the present invention.	1
1020150181767	(상기 화학식 1에서 M은 Cu, Zn, Co, Ni, Fe 및 Al으로 구성되는 군에서 선택되는 금속 원자이고, X는 각각 독 (화학식 3에서 M과 X는 화학식 1에서 정의된 것과 동일하고, R3 및 R4는 각각 독립적으로 C1-C20 직쇄 또는 측쇄 (상기 화학식 1 및 화학식 2에서 M은 Cu, Zn, Co, Ni, Fe 및 Al으로 구성되는 군에서 선택되는 금속 원자임; 상 상기 화학식 2에서 X1 내지 X16은 각각 독립적으로 염소(Cl) 또는 브롬(Br)일 수 있다. (상기 화학식 1 및 화학식 2에서 M은 Cu, Zn, Co, Ni, Fe 및 Al으로 구성되는 군에서 선택되는 금속 원자임; 상 (상기 화학식 1에서 M은 Cu, Zn, Co, Ni, Fe 및 Al으로 구성되는 군에서 선택되는 금속 원자이고, X는 각각 독 하나의 예시적인 실시형태에서, 상기 화학식 1에서 M은 Zn 또는 Cu일 수 있으며, X는 각각 독립적으로 염소(Cl) (화학식 3에서 M과 X는 화학식 1에서 정의된 것과 동일하고, R3 및 R4는 각각 독립적으로 C1-C20 직쇄 또는 측쇄 화학식 3에서 R3 및 R4는 각각 독립적으로 바람직하게는 C1-C10의 직쇄 또는 측쇄의 알킬기이고, 더욱 바람직하게 (상기 화학식 2에서 M은 Cu, Zn, Co, Ni, Fe 및 Al으로 구성되는 군에서 선택되는 금속 원자임; X1 내지 X16은 -16-하나의 바람직한 실시형태에서, 화학식 2에서 M은 Zn 또는 Cu일 수 있으며, X1 내지 X16은 각각 독립적으로 염소 한편, 본 발명의 다른 측면에 따르면, 본 발명은 전술한 안료-염료 분산체를 함유하는 컬러필터용 레지스트 조 블랙 매트릭스(260) 하부에는 컬러필터층(270)이 형성된다. 컬러필터층(270)은 예를 들어 적색 컬러필터(R, 한편, 컬러필터층(270) 하부에는 오버코트층(280)이 형성된다. 오버코트층(280)은 평탄한 표면을 가지며 컬러 합성예: Green (AP-BH-ZnPC) 염료 합성 공개특허 10-2017-0064178 (2) AP-BH-ZnPC 전구체 합성 질소가스 하에서 4,5-dichlorophthalonitrile (5.0 mmol), 4-(dihexylamino)phenol (7.5 mmol), K2CO3 (50.0 (3) AP-BH-ZnPC cyclization 합성 질소가스 하에서 위에서 합성한 프탈로니트릴(phthalonitrile) 전구체 (2.3 mmol), DBU (3.85 mmol), ZnCl2 합성예에서 각각 합성된 녹색 염료와, G58 안료가 배합된 색소를 사용하여 컬러필터용 레지스트 조성물을 제조 고형분의 조성은 G58 안료 100 중량부에 대하여 합성예에서 제조된 AP-BH-ZnPC 녹색 염료가 0.1~10 중량부의 비 색소로서 G58을 단독으로 사용한 것을 제외하고 실시예 1의 절차를 반복하여 레지스트 조성물을 제조하였다. 이 컬러필터의 색 좌표 및 CR도 3은 본 발명의 예시적인 실시예에 따라 제조된 컬러필터를 현상액으로 처리한 뒤에 컬러필터 패턴을 관찰한	In Chemical Formula 1, M represents a metal atom selected from the group consisting of Cu, Zn, Co, Ni, Fe, and Al, and X independently denotes a halogen such as chlorine in one exemplary embodiment, where in Chemical Formula 1, M can be Zn or Cu, with X also indicating a halogen such as chlorine. In Chemical Formula 3, M and X have the same definitions as in Chemical Formula 1, whereas R3 and R4 are independently C1-C20 straight or branched alkyl chains, preferably C1-C10 straight or branched alkyl groups. In Chemical Formula 2, M is a metal atom selected from the group consisting of Cu, Zn, Co, Ni, Fe, and Al, and X1 to X16 independently represent chlorine or bromine. In one preferred embodiment, Chemical Formula 2 features M as either Zn or Cu, and X1 to X16 as independent chlorine. Furthermore, in another aspect of the present invention, a resist composition for a color filter, containing the aforementioned pigment-dye dispersion, is proposed. Beneath the black matrix (260), a color filter layer (270) is formed, which may include, for example, red color filters (R). An overcoat layer (280) with a flat surface is formed under the color filter layer (270). The synthesis example for the green dye: Green (AP-BH-ZnPC) dye synthesis is disclosed in Patent Publication No. 10-2017-0064178. The precursor for AP-BH-ZnPC is synthesized under nitrogen gas using 4,5-dichlorophthalonitrile (5.0 mmol), 4-(dihexylamino)phenol (7.5 mmol), and K2CO3 (50.0 mmol). In the cyclization synthesis of AP-BH-ZnPC, the phthalonitrile precursor (2.3 mmol) synthesized as above, DBU (3.85 mmol), ZnCl2, and other components are used under nitrogen gas. A resist composition for a color filter was prepared using the synthesized green dye and G58 pigment based on the synthesis examples, where the composition of solids includes 0.1-10 parts by weight of the AP-BH-ZnPC green dye relative to 100 parts by weight of the G58 pigment. With the exception of using G58 alone, the procedure of Example 1 was repeated to prepare the resist composition. The color coordinates and CR number were measured after processing the color filter produced as per exemplary embodiments of the invention with a developing solution, allowing observation of the color filter pattern.	1
1020170172095	본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발 -6-구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 본 발명의 여러 실시예의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 본 발명의 다양한 실시예에 따른 유기 발광 표시 소자를 첨부된 도면을 참조하여 상세히 설명한다. 도면에서는 도 1을 참조하면, 절연 물질로 형성되는 하부 기판(110) 상에 게이트 전극, 액티브층, 소스 전극 및 드레인 전 박막 트랜지스터(120) 상에 오버 코팅층(113)이 형성된다. 오버 코팅층(113)은 절연 물질로 형성되고, 예를 들 오버 코팅층(113) 상에 유기 발광 소자(130) 및 뱅크(114)가 형성된다. 이 때, 유기 발광 소자(130)는 각각의 도 1에서는 애노드(131)가 단일층인 것으로 도시되었으나, 애노드(131)는 반사층 및 반사층 상의 투명 도전층을 캐소드(133)는 광반투과성의 도전층으로 구성된다. 즉, 캐소드(133)는 유기 발광층(132)에서 발광된 광 중 일부 각각의 서브화소 영역(SP_R, SP_G, SP_B) 별로 적색광, 녹색광 및 청색광이 방출되기 위한 구조로서, 유기 발광 애노드(131)가 반사층을 포함하고, 캐소드가 광반투과성을 가짐에 따라, 유기 발광 소자(130)에서는 마이크로캐 각각의 서브화소 영역(SP_R, SP_G, SP_B) 별로 방출되는 광의 파장이 다르기 때문에, 마이크로캐비티를 구현하 예를 들어, 적색 가시광선의 파장은 약 620nm이므로, 적색 서브화소 영역(SP_R)에서의 공진 거리는 약 310nm의 -8-예를 들어, 유기 발광층(132)에서 발광된 광이 애노드(131)의 반사층의 상면 및 캐소드(133)의 하면에서 반사되 이와 같이, 특정 파장의 광에 대한 공진 거리를 형성하는 경우, 방출되는 광 중 해당 파장의 광은 애노드(131) 이렇게, 마이크로캐비티를 구현하기 위하여, 각각의 서브화소 영역(SP_R, SP_G, SP_B) 별로 설정된 공진 거리를 이로써 본 발명의 실시예에 따른 유기 발광 표시 장치(100)는 적색 발광 영역(EA_R)에서의 애노드(131)의 반사 절연 물질로 형성되는 상부 기판(115)의 하면에 컬러 필터층(170)이 배치된다. 유기 발광층(132)에서 발광한 광 적색 컬러 필터(171), 녹색 컬러 필터(172) 및 청색 컬러 필터(173)는 상부 기판(115)의 하면에, 각각의 서브화 컬러 필터층(170)은 돌출되는 부위를 갖는다. 이 때, 컬러 필터층(170)의 돌출되는 부위의 돌출 방향은, 컬러 컬러 필터층(170)이 돌출되는 부위를 가짐에 따라, 컬러 필터층(170)은 단차가 지는 부분을 가질 수 있다. 즉, 컬러 필터층(170)의 돌출되는 부위는 블랙 매트릭스(160)로 구성될 수 있다. 즉, 컬러 필터층(170)은 블랙 매트 컬러 필터층(170)에 블랙 매트릭스(160)가 형성됨에 있어, 도 1를 참조하면 블랙 매트릭스(160)는 컬러 필터들 블랙 매트릭스(160)는 도 1에서와 같이, 테이퍼 형상을 가질 수도 있고, 도 3에서와 같이, 테이퍼가 지지 않는 한편, 도 1에서는, 유기 발광 표시 장치(100)가 블랙 매트릭스(160)를 포함함으로써 블랙 매트릭스(160)가 컬러 시야각 보상부(150)는 접착층(140)과 컬러 필터층(170) 사이에 배치된다. 상부 기판(115)과 하부 기판(110)이 시야각 보상부(150)는 컬러 필터층(170)의 돌출되는 부위를 감싸도록 배치되기 때문에, 컬러 필터층(170)의 돌 시야각 보상부(150)는 유기 발광 소자(130)에서 발광된 광에 대한 시야각을 보상하기 위한 구성 요소다. 유기 도 1을 참조하여 유기 발광 소자(130)의 어떠한 임의의 지점(S)에서 발광한 광의 진행 경로를 살펴 보도록 유기 발광 소자(130)의 임의의 어느 지점(S)에서 발광한 광 중, 발광 영역(EA)을 향하여 진행하는 광(L1, L2)은 이에, 본 발명의 실시예에 따른 시야각 보상부(150)가 컬러 필터층(170)의 돌출되는 부위에 배치된다. 시야각 즉, 유기 발광 소자(130)의 임의의 어느 지점(S)에서 발광한 광 중, 발광 영역(EA) 이외의 영역을 향하여 진행 시야각 보상부(150)는 감광성 수지 및 감광성 수지에 분산되고 유기 발광 소자(130)에서 발광된 광에 대한 시야 알칼리 가용성 수지는 공중합체이고, 예를 들어, 불포화 카르복실산(carboxylic acid) 및 불포화 카르복실산 무 불포화 카르복실산은 아크릴산(acrylic acid), 크로톤산(crotonic acid), 이타콘산(itaconic acid), 말레산 에폭시기 함유 불포화 화합물로서 아크릴산 글리시딜 에스테르(acrylic acid glycidyl ester), 메타크릴산 글리 불포화성 에틸렌계 모노머는 2개 이상의 불포화성 에틸렌 결합을 갖는 아크릴 모노머일 수 있다. 구체적으로, 상술한 단관능, 2관능 또는 3관능 이상의 (메타)아크릴레이트는 단독으로 또는 조합되어 사용될 수 있다. 공개특허 10-2016-0062436 광중합 개시제는 티옥산톤(thioxanthone), 2,4-디에틸 티옥산톤(2,4-diethyl thioxanthone), 티옥산톤-4-술폰 시야각 보상부(150)의 분산 입자는 유기 발광 소자(130)에서 발광된 광에 대한 시야각을 보상하기 위한 구성 요 분산 입자는 시야각 보상부(150)의 총 중량 대비 5 중량% 내지 50 중량%이고, 바람직하게는 시야각 보상부(15 분산 입자의 굴절률과 알칼리 가용성 수지의 굴절률의 차 및 분산 입자의 굴절률과 불포화성 에틸렌계 모노머의 분산 입자의 직경은 100 ㎚ 내지 700 ㎚이고, 바람직하게는 100 ㎚ 내지 200 ㎚일 수 있다. 분산 입자의 직경이 도 3은 본 발명의 실시예에 따른 유기 발광 표시 장치를 설명하기 위한 개략적인 단면도이다. 도 3에서의 본 발 또한, 도 3에서의 본 발명의 실시예에 따른 유기 발광 표시 장치(100)는 블랙 매트릭스(160)와 동일한 평면에, 도 3에서의 본 발명의 실시예에 따른 유기 발광 표시 장치(100)를 설명함에 있어서 다루지 않은 그 밖의 모든 다음으로, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)를 설명하기 위해 도 4를 참조한다. 도 4는 본 발명의 실시예에 따른 유기 발광 표시 장치를 설명하기 위한 개략적인 단면도이다. 도 4에서의 본 발 또한, 도 4에서의 본 발명의 실시예에 따른 유기 발광 표시 장치(100)는 블랙 매트릭스(160)가 없이, 컬러 필터 이로써, 도 4에서의 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서 시야각 보상부(150)는 컬러 필터들 도 4에서의 본 발명의 실시예에 따른 유기 발광 표시 장치(100)를 설명함에 있어서 다루지 않은 그 밖의 모든 다음으로, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)를 설명하기 위해 도 5 를 참조한다. 도 5는 시야각 보상부(150)의 배치를 설명하기 위한, 본 발명의 실시예에 따른 유기 발광 표시 장치를 설명하기 예를 들어, 인접한 발광 영역(EA)들 사이에서, 시야각 보상부(150)는 그에 해당하는 모든 영역을 채우도록 배치 이하에서는 도 6을 참조하여, 도 5에서의 인접한 발광 영역(EA)들 사이를 좀 더 자세히 설명하기로 한다. 본 발 도 6을 참조하면, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서의 시야각 보상부(150)는, 블랙 매트 시야각 보상부(150)가 배치됨에 있어서, 어떠한 서브화소 영역(SP_R)의 유기 발광 소자(130)로부터 발광한 광이 또한, 도 6을 참조하면, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서의 시야각 보상부(150)는, 평면 -14-시야각 보상부(150)가 발광 영역(EA)와 가장 인접한 영역에 배치될 때 비로소 시야각 보상부(150)를 만나 광의 따라서, 이상의 고려 요소들을 참작하여 유기 발광 표시 장치의 구조를 최적화 함에 있어서 시야각 보상부(15 이하에서는 본 발명의 실시예에 따른 유기 발광 표시 장치(100)의 효과를 설명하기 위해 도 7을 참조한다. 도 7은 본 발명의 실시예에 따른 유기 발광 표시 장치의 효과를 설명하기 위한 시야각에 따른 휘도 분포 그래프 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서는 유기 발광 소자(130)의 애노드(131)가 반사층 및 반 다만, 도 7에 도시된 바와 같이, 마이크로캐비티가 구현된 유기 발광 표시 장치에서는 마이크로캐비티가 구현되 이에, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서는 캐소드(133)와 상부 기판(115) 사이에 시야각 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서 시야각 보상부(150)는 포토 패터닝 공정을 통해 본 발명의 실시예에 따른 유기 발광 표시 장치(100)에서는 시야각 보상부(150)를 형성하기 위해, 주변의 구성 스퍼터링 공정을 통해서 반사 금속 물질을 컬러 필터층(170) 전면에 성막하여 금속 물질층을 형성한 후에, 포토 본 발명의 실시예에 따른 유기 발광 표시 장치에 대하여 다시 정리를 하면 다음과 같다. 공개특허 10-2016-0062436 -15-본 발명의 실시예에 따른 유기 발광 표시 장치는 애노드, 애노드 주변에 배치되어 적색 발광 영역, 녹색 발광 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 애노드는 반사층을 포함하고, 캐소드는 광반사성인 것을 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 적색 발광 영역에서의 애노드의 반사층에서부터 캐소드 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 시야각 보상부가 감광성 수지 및 감광성 수지에 분산되 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 감광성 수지가 알칼리 가용성 수지 및 불포화성 에틸렌 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 감광성 수지가 광중합 개시제를 더 포함하는 것을 특징 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 분산 입자의 굴절률과 알칼리 가용성 수지의 굴절률의 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 분산 입자가 금속 산화물, 또는 기체부를 포함하는 중공 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 분산 입자의 직경이 100 ㎚ 내지 700 ㎚인 것을 특징으 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 분산 입자가 시야각 보상부의 총 중량 대비 5 중량% 내 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 시야각 보상부가 광반사성 금속물질로 구성되는 것을 특 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 광반사성 금속물질이 알루미늄 또는 은인 것을 특징으로 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 컬러 필터층의 돌출되는 부위가 제1 컬러 필터, 제2 컬 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 컬러 필터층의 돌출되는 부위가 접착층 상에 배치되는 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 블랙 매트릭스가 제1 컬러 필터, 제2 컬러 필터 및 제3 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 시야각 보상부가 인접한 발광 영역들 사이에서 불연속적 또한, 본 발명의 실시예에 따른 유기 발광 표시 장치는 시야각 보상부가 발광 영역의 가장자리의 형상을 따르도 이상 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시 100: 유기 발광 표시 장치No matching diagram found.	The advantages and features of the present invention, as well as the method to achieve them, are described in detail in embodiments of the present invention, with reference to the accompanying drawings, where the configurations disclosed such as shape, size, ratio, angle, and quantity, etc., are exemplary, and thus, while interpreting components of the present invention, they should be construed to include ranges with potential errors unless explicitly stated otherwise. In describing positional relationships, for example, the expressions such as 'on', 'above', 'below', 'beside', regarding the positional relationship between two parts, are used to define the position of one element or layer 'on' another element, with the understanding that it may be directly on or having additional layers in between. Even though terms like first, second, etc. are used to describe various components, these components should not be limited by these terms, and the same reference numerals denote the same components throughout the specification. The sizes and thicknesses of each component shown in the drawings are illustrated for the convenience of explanation, and the invention is not necessarily limited to the dimensions of the shown configurations. Each feature of various embodiments of the present invention can be partially or entirely combined or interconnected with one another, and those of ordinary skill in the art will recognize that organic light-emitting display devices according to various embodiments of the present invention are described in detail with reference to the accompanying drawings. Referring to Fig. 1, an insulating material forms a lower substrate (110) on which a gate electrode, active layer, source, and drain of a thin-film transistor (120) are formed, an over-coating layer (113) is formed thereon. The over-coating layer (113), made from an insulating material, supports the formation of an organic light-emitting element (130) and bank (114). In this case, in Fig. 1, the anode (131) of the organic light-emitting element (130) is illustrated as a single layer, but it includes a reflective layer and a transparent conductive layer on the reflective layer, with the cathode (133) being a light semi-transmissive conductive layer. The cathode (133) allows a portion of light emitted from the organic light-emitting layer (132) to be released according to a structure, wherein the organic light-emitting anode (131) includes a reflective layer, and the cathode has a semi-transmissive attribute; thus, the organic light-emitting element (130) implements microcavity according to each subpixel area (SP_R, SP_G, SP_B) as wavelength differences necessitate implementation of such microcavities. For instance, as the wavelength of red visible light is approximately 620 nm, the resonance distance within the red subpixel area (SP_R) is about 310 nm. Light emitted from the organic light-emitting layer (132) is reflected on the upper surface of the reflection layer of the anode (131) and the lower surface of the cathode (133). When forming a resonant distance for light of a specific wavelength, the light of that wavelength emitted is reflected by the anode (131). To achieve a microcavity, the resonance distance is set for each subpixel area (SP_R, SP_G, SP_B). Consequently, an organic light-emitting display device (100) according to an embodiment of the present invention is detailed, as evidenced in the placement of a color filter layer (170) on the lower surface of an upper substrate (115) composed of insulating material. The spread light from the organic light-emitting layer (132) passes through red, green, and blue color filters (171, 172, 173) disposed at the lower side of the upper substrate (115) in correspondence with each subpixel. The color filter layer (170) includes protruding parts; the protrusion direction could cause a step within the color filter layer (170), said step potentially constituting a black matrix (160). Hence, the color filter layer (170) may consist of a black matrix configuration. In Fig. 1, the black matrix (160), optionally taper-shaped or not as seen in Fig. 3, in conjunction with the organic light-emitting display device (100), interacts with the black matrix as a structural component, facilitating a view-angle compensation part (150) arranged between adhesive layers (140) and the color filter layer (170). The arrangement of the upper substrate (115) and the lower substrate (110) accommodates the protrusion of the color filter layer (170), necessitating the view-angle compensation part (150) to compensate for the viewing angle of light emitted from the organic light-emitting element (130). An examination of the light path from an arbitrary point (S) in the organic light-emitting element (130) is conducted to observe light (L1, L2) progressing toward an emission area (EA). Thus, a view-angle compensation part (150) according to an embodiment of the present invention is positioned at the protruding part of the color filter layer (170). Accordingly, light proceeding from any given point (S) on the organic light-emitting device (130) that?셲 directed toward a non-emission area (outside the emission area EA) intersects the view-angle compensation part. The view-angle compensation part (150) comprises photosensitive resin and disperse particles to compensate for the viewing angle of light emitted from the organic light-emitting element (130). An alkali-soluble resin may be used, incorporating copolymers such as unsaturated carboxylic acid and its anhydride. Specific unsaturated carboxylic acids like acrylic, crotonic, itaconic, and maleic acids, as well as epoxy-group containing compounds like acrylic acid glycidyl ester or methacrylic acid glycidyl ester, along with ethylenically unsaturated monomers having two or more unsaturated ethylene bonds could be utilized. In particular, monofunctional, bifunctional, or multifunctional (meth)acrylates can be used independently or in combination. The photoinitiator could be thioxanthone, 2,4-diethyl thioxanthone, thioxanthone-4-sulfonate, etc. The dispersant particles in the view-angle compensation part (150) aim to compensate for the viewing angle of light emitted from the organic light-emitting element (130). These dispersant particles, comprising between 5 to 50 weight% of the view-angle compensation part (150), ideally range from 100 nm to 200 nm in diameter with a refractive index distinct from that of the alkali-soluble resin and the unsaturated ethylene monomer. Fig. 3 provides a schematic cross-sectional view explaining the organic light-emitting display device according to an embodiment of the present invention. Fig. 3?셲 device positions the black matrix (160) co-planar with the organic light-emitting display device (100), which retains additional inherent elements not specified therein. Consequently, Fig. 4 is referred to in explaining the organic light-emitting display device (100) further exemplified by the absence of a black matrix (160) but inclusive of the protruding color filter layers. Therefore, in Fig. 4, the view-angle compensation part (150) encompassing the color filters is detailed without reference to uncharted elements. Subsequently, reference is made to Fig. 5, illustrating the placement of view-angle compensating part (150) for organic light-emitting display device (100). For example, among adjacent light-emitting zones (EAs), the view-angle compensating part (150) is arranged to fill all corresponding areas. Continuing with Fig. 6 clarifies the adjacency of emitting areas (EAs) in light-emitting display device (100) from different viewpoints delineating how light from any subpixel area (SP_R) of the organic light-emitting element (130) is emitted. In Fig. 6, the placement of view-angle compensating part (150) enables light to be precisely directed to the adjacent emission area, hence optimizing the overall structure of the organic light-emitting display by considering the described factors, effects, and implementation layers of view-angle compensating part ensuring alignment and enhancement. Subsequently, Fig. 7 provides a brightness distribution graph based on viewing angles to elucidate the characteristics of the organic light-emitting display device (100) wherein an anode (131) comprises a reflective layer, and although depicted in Fig. 7 with microcavity arrangement, it indicates implementing such a configuration involves setting alignment between a cathode (133) and the upper substrate (115) encompassing the view angle compensating part formed via photo-patterning. To implement the view angle compensating part (150) between neighboring components, a sputtering process establishes a reflective metal layer across the color filter layer (170), undergoing patterning for precise definition. To summarize, the organic light-emitting display device according to the present invention encompasses an anode and its surrounding elements tailored for red, green, and blue emitting zones; prominently entailing a reflective anode layer and semi-transmissive cathodes, establishing resonance filters for unique optical spectra to enhance viewing and performance. View-angle compensating parts utilize photosensitive resins, dispersions within them, alkali-soluble substrates interacting distinctly from ethylenically unsaturated monomers allowing for photopolymerization initiation. The view-angle compensation layer capitalizes on this transition of refractive indices for optimal performance, with particles having specific dimensional properties (100 nm to 700 nm), component concentrations adjustable (5% to 50% by weight), and structured for cumulative effectiveness alongside structural metallic or oxide inclusions. The embodiment with detailed implementation and specification effectively illustrates an advanced organic light-emitting display device contextually aligned with improved viewing angles and display precision, while adhering to depicted diagrams referenceable here.	1
1020150169536	도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터의 스테이지 접속 구성을 보여준다. 도 1을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 서로 종속적으로 접속된 다수의 스테이지 스테이지들(STGn~STGn+3)은 게이트 출력신호와 캐리 신호를 생성하기 위해 외부의 타이밍 콘트롤러(미도시)로부 스테이지들(STGn~STGn+3) 각각은 매 프레임마다 리셋단자에 인가되는 리셋 신호에 따라 노드 Q의 동작을 비 활 -8-이 경우, 스캔 쉬프트 클럭들은 -6V와 12V 사이에서 스윙될 수 있고, 캐리 쉬프트 클럭들은 -12V와 12V 사이에 한편, 스테이지들(STGn~STGn+3)은 회로 구성을 간소화하기 위해, 이웃한 2개의 스테이지들(STGn-STGn+1, 스테이지들(STGn~STGn+3)은 일정 시간을 주기로 노드 Qbo와 노드 Qbe를 교번 구동시킴으로써, 노드 Qbo와 노드 도 2 및 도 3은 라인 샘플링 신호(LSP), 글로벌 리셋 신호(RESET), 및 글로벌 스타트 신호(VSP)가 인가되는 타 도 2를 참조하면, 화상 표시용 게이트 펄스는 화상 표시용 데이터가 기입될 픽셀 라인을 선택하기 위한 스캔 제 도 2를 참조하면, 화상 표시용 게이트 펄스들은 1 프레임 중의 화상 데이터 기입 기간(WP) 동안 순차적으로 위 반면, 센싱용 게이트 펄스는 1 프레임 중에서 화상 표시용 데이터가 기입되지 않는 수직 블랭크 기간(BP) 동안 도 2 및 도 3을 참조하면, 라인 샘플링 신호(LSP)는 매 프레임의 화상 데이터 기입 기간(WP) 내에서 랜덤하게 라인 샘플링 신호(LSP), 캐리 신호, 글로벌 리셋 신호(RESET), 및 글로벌 스타트 신호(VSP)에 따라 해당 프레임 일 예로, 제1 프레임에서 라인 샘플링 신호(LSP)가 제n 스테이지에 입력되는 캐리 신호에 동기되는 경우, 제n -9-또한, 제2 프레임에서 라인 샘플링 신호(LSP)가 제m 스테이지에 입력되는 캐리 신호에 동기되는 경우, 제m 스테 한편, 도 2 및 도 3을 참조하면, 제1 및 제2 프레임 각각에서, 라인 샘플링 신호(LSP)에 동기되지 않는 캐리 신 도 4는 일부 회로 구성을 공유하는 2개의 스테이지들을 개략적으로 보여준다. 도 4를 참조하면, 이웃한 2개의 스테이지들(STGn, STGn+1)은 센싱 제어 블록(RT) 일부, 노드 Qh, 노드 Qbo, 및 랜덤 센싱을 위해서는 센싱 제어 블록(RT)이 필요하다. 2개의 스테이지들(STGn, STGn+1)에서 노드 M을 포함한 2개의 Qb 노드들을 이용하여 교번 구동을 하는 경우, 2개의 스테이지들(STGn, STGn+1)에서 노드 Qh, 노드 Qbo, 도 4에서, 스테이지 STGn은 Q1 노드와 Qbo 노드의 전위를 제어하기 위한 제1 인버터 블록(INV1)과, 출력 블록에 반면, 트랜지스터들 T7a 및 T7b는 매우 긴 시간 동안 턴 온 되어 상대적으로 열화가 빠른 풀다운 트랜지스터들 도 4에서, 스테이지 STGn+1은 Q2 노드와 Qbe 노드의 전위를 제어하기 위한 제2 인버터 블록(INV2)과, 출력 블록 반면, 트랜지스터들 T7a' 및 T7b'는 매우 긴 시간 동안 턴 온 되어 상대적으로 열화가 빠른 풀다운 트랜지스터 도 5는 도 4의 스테이지들(STGn, STGn+1)을 자세히 보여준다. 그리고, 도 6은 스테이지들(STGn, STGn+1)에 속하 도 5 및 도 6을 참조하면, 스테이지 STGn은 제1 센싱 제어 블록 BK1a, 제2 센싱 제어 블록 BK1b, 입력 블록 제1 센싱 제어 블록 BK1a은 라인 샘플링 신호(LSP)에 따라 캐리 신호 C(n-2)를 노드 M에 인가하여 노드 M의 전 이를 위해, 제1 센싱 제어 블록 BK1a은 복수의 트랜지스터들(Ta,Tb,Tc,T1b,T1c)과 커패시터 Cst1을 포함한다. 제2 센싱 제어 블록 BK1b는 글로벌 리셋 신호(RESET)와 노드 M의 전위에 따라 노드 Qbo의 전위를 저전위 전원 이를 위해, 제2 센싱 제어 블록 BK1b는 복수의 트랜지스터들(T5a, T5b)을 포함한다. 트랜지스터 T5a는 글로벌 입력 블록 BK2은 캐리 신호 C(n-3)를 노드 Q1에 인가하여 노드 Qh 전위를 고전위 전원 전압 GVDD로 활성화한다. 이를 위해, 입력 블록 BK2은 복수의 트랜지스터들(T1,T1a, T3q,T3n,T3na,T31a,T31b,T32a,T32b,T3nb,T3nc)을 포 이를 위해, 인버터 블록 BK3은 복수의 트랜지스터들(T4,T41,T4q1,T4q2,T5,T5q)을 포함한다. 트랜지스터 T4는 노 출력 블록 BK4은 노드 Q1의 전위가 전압 레벨 L2에서 L3로 부스팅될 때 캐리 쉬프트 클럭 CRCLK(n)을 캐리 신호 이를 위해, 출력 블록 BK4은 복수의 풀업 트랜지스터들(T6cr,T6)과 복수의 풀다운 트랜지스터들 도 5 및 도 6을 참조하면, 스테이지 STGn+1은 제1 센싱 제어 블록 BK1a', 제2 센싱 제어 블록 BK1b', 입력 블록 제1 센싱 제어 블록 BK1a'은 글로벌 리셋 신호(RESET)에 따라 노드 Q2의 전위를 고전위 전원 전압 GVDD로 활성 제2 센싱 제어 블록 BK1b'는 글로벌 리셋 신호(RESET)와 노드 M의 전위에 따라 노드 Qbe의 전위를 저전위 전원 입력 블록 BK2'은 캐리 신호 C(n-2)를 노드 Q2와 노드 Qh에 인가하고, 노드 Qbe, Qbo의 전위에 따라 노드 Q2와 이를 위해, 입력 블록 BK2'은 복수의 트랜지스터들(T1',T1a', T3n',T3nb', T31a',T32a')을 포함한다. 트랜지스 인버터 블록 BK3'은 캐리 신호 C(n-3)에 따라 노드 Qbe의 전위를 저전위 전원전압 GVSS2로 비 활성화한다. 인버 이를 위해, 인버터 블록 BK3'은 복수의 트랜지스터들(T4',T41',T4q1',T4q2',T5',T5q')을 포함한다. 트랜지스터 출력 블록 BK4'은 노드 Q2의 전위가 전압 레벨 L2에서 L3로 부스팅될 때 캐리 쉬프트 클럭 CRCLK(n+1)을 캐리 이를 위해, 출력 블록 BK4'은 복수의 풀업 트랜지스터들(T6cr',T6')과 복수의 풀다운 트랜지스터들 한편, 도 6은 교류 구동의 일 예로서 GVDDo를 전압 레벨 L2로 인가하고, GVDDe를 전압 레벨 L1로 인가하는 경우 도 6을 참조하면, 노드 Q1의 전위는, 캐리 신호 C(n-3)에 동기하여 전압 레벨 L1에서 L2로 높아지고, 캐리 신호 노드 Q2의 전위는, 캐리 신호 C(n-2)에 동기하여 전압 레벨 L1에서 L2로 높아지고, 캐리 신호 C(n+1)에 동기하 노드 Qbo의 전위는, 캐리 신호 C(n-3)에 동기하여 전압 레벨 L2에서 L1로 낮아지고, 캐리 신호 C(n+4)에 동기하 공개특허 10-2018-0128123 노드 Qbe의 전위는 전압 레벨 L1을 유지한다. 이 경우, 캐리 신호 C(n)에 동기하여 화상 표시용 게이트펄스 SCOUT(n)가 출력되고, 캐리 신호 C(n+1)에 동기하 도 7a 내지 도 7i는 도 5 및 도 6에 도시된 게이트 쉬프트 레지스터의 동작 과정을 순차적으로 보여주는 도면들 도 7a를 참조하면, A 기간 동안 트랜지스터들 T4 및 T41의 턴 온에 의해 노드 Qbo의 전위가 전압 레벨 A 기간 동안, 노드 Qbo에 게이트전극이 연결된 풀다운 트랜지스터들(T7cra,T7a)의 턴 온에 의해, 화상 표시용 도 7b를 참조하면, B 기간 동안 GVDDo의 전위를 갖는 캐리 신호 Cn-3가 입력되면, 트랜지스터들 T1 및 T1a의 턴 B 기간 동안, 스캔 쉬프트 클럭 SCCLK(n)의 전위는 저전위 전원전압 GVSS0이고, 캐리 쉬프트 클럭 CRCLK(n)의 캐리 신호 Cn-3에 따른 트랜지스터들 T1 및 T1a의 턴 온에 의해 노드 Q1의 전위가 전압 레벨 L2(GVDDo)로 높아 캐리 신호 Cn-2에 따른 트랜지스터들 T1' 및 T1a'의 턴 온에 의해 노드 Q2의 전위가 전압 레벨 L2(GVDDo)로 높 C 기간 동안, 스캔 쉬프트 클럭들 SCCLK(n) 및 SCCLK(n+1)의 전위는 저전위 전원전압 GVSS0이고, 캐리 쉬프트 -14-D 기간 동안, 캐리 신호 Cn-3의 전위 변화에 의해, 트랜지스터들 T5 및 T5'가 턴 오프 된다. 하지만, 트랜지스 D 기간 동안, 스캔 쉬프트 클럭들 SCCLK(n) 및 SCCLK(n+1)의 전위는 저전위 전원전압 GVSS0이고, 캐리 쉬프트 E 기간 동안, 캐리 신호 Cn-2의 전위 변화에 의해, 트랜지스터들 T1' 및 T1a'가 턴 오프 된다. 하지만, 트랜지 E 기간 동안 스캔 쉬프트 클럭 SCCLK(n)의 전위는 전원 전압 GVDDo로 높아지고, 캐리 쉬프트 클럭 CRCLK(n)의 도 7f를 참조하면, F 기간 동안 스캔 쉬프트 클럭들 SCCLK(n) 및 SCCLK(n+1)의 전위는 전원 전압 GVDDo이고, 캐 F 기간 동안, 노드 Q1에 게이트전극이 연결된 풀업 트랜지스터들(T6cr,T6)이 턴 온 될 때, 화상 표시용 게이트 도 7g를 참조하면, G 기간 동안 스캔 쉬프트 클럭 SCCLK(n)의 전위는 저전위 전원전압 GVSS0로 낮아지고, 캐리 도 7h를 참조하면, H 기간 동안 GVDDo의 전위를 갖는 캐리 신호 Cn+3가 입력되면, 트랜지스터들 T3n 및 T3na가 H 기간 동안 스캔 쉬프트 클럭 SCCLK(n+1)의 전위는 저전위 전원전압 GVSS0로 낮아지고, 캐리 쉬프트 클럭 도 7i를 참조하면, I 기간 동안, GVDDo의 전위를 갖는 캐리 신호 Cn+4가 입력되면, 트랜지스터 T3n'가 턴 온 되 -15-I 기간 동안, 트랜지스터들 T4q1 및 T4q2가 턴 오프 되고, 트랜지스터 T4가 턴 오프 되어, 노드 Qbo의 전위가 도 8은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 포함한 유기발광 표시장치를 보여준다. 도 8을 참조하면, 본 발명의 유기발광 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 표시패널(100)에는 다수의 데이터라인들 및 센싱라인들과, 다수의 게이트라인들이 교차되고, 이 교차영역마다 외부 보상용 픽셀 어레이를 갖는 본 발명의 유기발광 표시장치는 OLED와 구동 소자의 전기적 특성을 센싱하고 외부 보상용 픽셀 어레이를 포함한 유기발광 표시장치는 본원 출원인에 의해 기출원된 출원번호 제10-2013- 본 발명의 유기발광 표시장치는 픽셀들의 전기적 특성을 센싱하기 위해 실시간 센싱 프로세스를 수행한다. 본 이를 위해, 데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이 스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 클럭 신호들(CLKs)의 TTL(Transistor-Transistor- 스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템로부터 화상 표시용 데이 타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 스캔 타이밍 제어신호는 라인 샘플링 신호(LSP), 글로벌 리셋 신호(RESET), 글로벌 스타트 신호(VSP) 및 클럭 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source 전술한 본 발명은 다음과 같은 효과가 있다. 첫째, 본 발명은 실시간 센싱을 구현하기 위한 게이트 쉬프트 레지스터의 구성이 종래 대비 매우 간소하다. 그 둘째, 본 발명은 종래 대비 간소한 구성의 게이트 쉬프트 레지스터를 구비하기 때문에 공정 불량이 발생될 확률 셋째, 본 발명의 게이트 쉬프트 레지스터는 그 구성이 간소하기 때문에 표시패널에 내장될 경우 베젤 사이즈를 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 100 : 표시패널 110 : 타이밍 콘트롤러도 4는 일부 회로 구성을 공유하는 2개의 스테이지들을 개략적으로 보여준다.	Fig. 1 illustrates the stage connection configuration of a gate shift register according to an embodiment of the present invention. Referring to Fig. 1, the gate shift register according to the present invention comprises a plurality of stages (STGn to STGn+3) that are dependently connected to each other to generate gate output signals and carry signals. Each of these stages (STGn to STGn+3) is deactivated in operation by a reset signal applied to the reset terminal every frame, whereby, in this case, the scan shift clocks can swing between -6V and 12V, while the carry shift clocks can swing between -12V and 12V. Additionally, in order to simplify the circuit configuration, neighboring two stages (STGn-STGn+1) alternate the driving of nodes Qbo and Qbe periodically, thereby alternating nodes Qbo and Qbe. Figs. 2 and 3 depict a timing at which line sampling signals (LSP), global reset signals (RESET), and global start signals (VSP) are applied. Fig. 2 shows that gate pulses for image display sequentially select pixel lines for which image display data is to be written during the write period (WP) of one frame. In contrast, gate pulses for sensing are applied during the vertical blank period (BP) in a frame when image display data is not being written. As shown in Figs. 2 and 3, the line sampling signal (LSP) randomly activates in each frame's image data writing period (WP), and the corresponding frame operates according to the line sampling signal (LSP), carry signal, global reset signal (RESET), and global start signal (VSP). For example, when the line sampling signal (LSP) in the first frame synchronizes with the carry signal input to the n-th stage, the stage carries out a corresponding operation, and similarly, when in the second frame the line sampling signal (LSP) synchronizes with the carry signal input to the m-th stage, the m-th stage performs as specified. As referenced by Figs. 2 and 3, in the first and second frames, the carry signals that are not synchronized with the line sampling signal (LSP) execute differing operations. Fig. 4 schematically illustrates two stages sharing some circuit configuration. Referring to Fig. 4, two adjacent stages (STGn, STGn+1) include components such as a sensing control block (RT), node Qh, and node Qbo. The sensing control block (RT) is essential for random sensing. The alternating drive using two Qb nodes, including node M, and the use of nodes Qh and Qbo in the two stages (STGn, STGn+1) are particularly notable. In Fig. 4, stage STGn includes a first inverter block (INV1) for controlling the potentials of Q1 node and Qbo node and an output block. On the other hand, transistors T7a and T7b, which remain turned on for a very long time, degrade faster as pulldown transistors. In Fig. 4, stage STGn+1 features a second inverter block (INV2) for controlling the node potentials of Q2 and Qbe and an output block. Conversely, transistors T7a' and T7b', which remain turned on for extended periods, are more vulnerable to deterioration. Fig. 5 provides details on the stages (STGn, STGn+1) from Fig. 4, while Fig. 6 presents components related to those stages. As observed in Figs. 5 and 6, stage STGn comprises a first sensing control block BK1a, a second sensing control block BK1b, and an input block BK2 to actuate node M?셲 potential in accordance with carry signal C(n-2) and the line sampling signal (LSP). For this purpose, the first sensing control block BK1a incorporates multiple transistors (Ta, Tb, Tc, T1b, T1c) and a capacitor Cst1. The second sensing control block BK1b adjusts node Qbo's potential to a low voltage power supply based on the global reset signal (RESET) and node M's potential, employing transistors (T5a, T5b). Input block BK2 enhances node Q1 potential to the high power voltage GVDD using carry signal C(n-3). It includes transistors (T1, T1a, T3q, T3n, T3na, T31a, T31b, T32a, T32b, T3nb, T3nc). Inverter block BK3 deactivates node Qbe's potential to the low power voltage GVSS2, using transistors (T4, T41, T4q1, T4q2, T5, T5q) for operation. The output block BK4 boosts carrier shift clock CRCLK(n) to turn the potential of node Q1 from voltage level L2 to L3, utilizing several pull-up transistors (T6cr,T6) and several pull-down transistors. As shown in Figs. 5 and 6, stage STGn+1 incorporates a first sensing control block BK1a', a second sensing control block BK1b', and additional requisite blocks. The first sensing control block BK1a' actuates node Q2 to GVDD in accordance with the global reset signal (RESET). The second sensing control block BK1b' lowers node Qbe's potential to a low voltage power supply based on the global reset signal (RESET) and node M's potential. The input block BK2' processes the carry signal C(n-2) to regulate nodes Q2 and Qh, modulating nodes Q2 and Qbo's potential accordingly, using transistors (T1', T1a', T3n', T3nb', T31a', T32a'). Transistors in inverter block BK3' deactivate node Qbe's potential to GVSS2. Consequently, inverter block BK3' includes transistors (T4', T41', T4q1', T4q2', T5', T5q'), with transistor T4 deactivating when triggered. The output block BK4' escalates the carrier shift clock CRCLK(n+1) when node Q2's potential boosts from voltage level L2 to L3, being supported by numerous pull-up transistors (T6cr', T6') and pull-down transistors. Meanwhile, Fig. 6 exemplifies alternating drive wherein GVDDo is applied at voltage level L2 and GVDDe at level L1. Fig. 6 shows the potential of node Q1 synchronizing with carry signal C(n-3) to increase from voltage level L1 to L2, and similarly for nodes Q2, Qbo, and Qbe. By synchronizing with the carry signal C(n), a gate pulse SCOUT(n) for image display is output. Figs. 7a to 7i sequentially depict the operational processes of the gate shift register shown in Figs. 5 and 6. As seen in Fig. 7a, during period A, the potential of node Qbo is modulated by transistors T4 and T41 being turned on to an operational level. During period A, further modulation occurs as transistors (T7cra, T7a) turn on, assisting in image display control. Referring to Fig. 7b, during period B, when carry signal Cn-3 with potential GVDDo is input, transistors T1 and T1a turn on, adjusting node Q1?셲 potential to voltage level L2 (GVDDo). Concurrently, scan shift clock SCCLK(n) has a potential of the low power voltage GVSS0, while carry shift clock CRCLK(n) aligns likewise. During period C, the scan shift clocks SCCLK(n) and SCCLK(n+1) maintain low power voltage GVSS0 potential, with carry shift clocks harmonizing correspondingly. During period D, the adjustment of transistors T5 and T5' occurs in response to changes in carry signal Cn-3 potential, turning off despite transistors remaining otherwise. During period E, potential transformations lead transistors T1', T1a' to deactivate, while scan shift clock SCCLK(n) elevates to power voltage GVDDo, and carry shift clock CRCLK(n) aligns accordingly. Referring to Fig. 7f, during period F, scan shift clocks SCCLK(n) and SCCLK(n+1) reach power voltage GVDDo. Gates link to node Q1, allowing pull-up transistors (T6cr, T6) to activate, guiding gate pulse generation for image display. During period G (Fig. 7g), SCCLK(n) decreases to GVSS0, mirrored by carry shift clocks and transistors functioning respectively. As depicted in Fig. 7h, during period H, carry signal Cn+3's input triggers transistors T3n and T3na activity in coordination with voltage potential shifts, continuing until scan shift clock SCCLK(n+1) descends to GVSS0. In period I (Fig. 7i), entry of carry signal Cn+4 activates transistor T3n', additional adjustments deactivating transistors T4q1 and T4q2 to modulate node Qbo?셲 potential. Fig. 8 showcases an organic light-emitting display device incorporating a gate shift register consistent with the present invention. Referring to Fig. 8, the organic light-emitting display device encompasses a display panel (100), a data driving circuit, a scan driving circuit, and a timing controller (110). The display panel (100) is characterized by spanning multiple data lines, sensing lines, and intersecting gate lines, across which external compensation pixel arrays manifest. This OLED-based organic light-emitting display device senses electrical characteristics of the driving elements, particularly under an innovative application bearing the previous application number 10-2013-... as filed by the applicant of this application. Designed to sense the electrical properties of pixels in real-time, this device is developed using multiple source driver ICs (120) which manage data input under control from timing controllers through diverse interfaces, interfacing with external host systems. The timing controllers further receive vertical sync (Vsync), horizontal sync (Hsync), and data enable signals, precisely regulating scan and data timing signals necessary for optimal device performance, allowing for significant simplification benefiting the process integrity, reduced bezel size when integrated within a display panel, and various aspects subject to alternate variations by those skilled in the art without departing from the spirit of the invention.	1
1020140165139	이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 한편, 제 1 터치전극(E11, E12, …)은 제 1 방향으로 배열되고, 제 2 터치전극(E21, E22, E23, …)은 제 1 방 한편, 도 1에서는 제 1 터치전극(E11, E12, …)과 제 2 터치전극(E21, E22, E23, …)이 바(bar) 형상인 구성을 또한, 제 1 터치전극(E11, E12, …)은 제 1 라우팅 배선(301)과 연결되고, 제 1 라우팅 배선(301)은 터치 집적 상술한 바와 같은 전극 배열 구성을 갖는 터치패널이 적용된 실시예들을 도면을 참조하여 구체적으로 검토하면 도 2는 제 1 실시예에 따른 터치패널을 나타낸 평면도이다. 도 2를 참조하면, 제 1 실시예에 따른 터치패널은 한편, 제 1 실시예에 따른 터치패널은 정전 용량 방식의 터치패널로서, 상호 정전 용량 방식(mutual 제 1 터치전극(110)은 제 1 방향으로 배열될 수 있으며, 제 2 터치전극(120)은 제 2 방향으로 연장되어 배열될 그리고, 제 2 터치전극(120)은 바 형상으로 이루어질 수 있다. 여기서, 제 2 터치전극(120)은 제 1 터치전극 도 2에서는 1 개의 블록이 1 개의 제 1 터치전극(110) 및 복수의 제 2 터치전극(120)을 구비하는 구성을 개시하 한편, 서로 다른 블록(BL11, BL21, …)에 배치되는 제 1 터치전극(110)은 서로 분리되어 있을 수 있다. 상술한 바와 같이, 제 1 실시예에 따른 터치패널에서 제 1 터치전극(110)이 메쉬 형상으로 이루어지고, 복수의 그리고, 각각의 블록(BL11, BL21, …)에 배치되는 제 1 터치전극(110)의 일 끝 단과 제 1 라우팅 배선(301)이 도 2에서, 제 1 터치전극(110)과 제 2 터치전극(120)의 배치관계를 살펴보면, 터치기판 상에 제 1 터치전극 여기서, 컬러필터층(200, 201, 202)은 적색(R) 컬러필터층(200), 녹색(G) 컬러필터층(201) 및 청색(B) 컬러필터 여기서, 제 2 방향으로 배열되는 제 1 터치전극(110)의 제 2 라인(112)과 제 2 터치전극(110)은 서로 다른 컬러 한편, 제 1 터치전극(110)과 제 2 터치전극(120) 중 적어도 1 개의 터치전극은 광을 흡수하는 도전성 물질로 이 즉, 제 1 터치전극(110)과 제 2 터치전극(120)이 서로 다른 컬러필터층(200, 201, 202) 과 비 발광영역(NEA)에 한편, 제 1 실시예에 따른 제 1 터치전극(110)과 제 2 터치전극(120)의 형상은 도 2에 국한되지 않으며, 도 3 도 3을 참조하면, 터치기판 상에 배치되는 제 1 터치전극(210)과 제 2 터치전극(220)을 포함하고, 제 1 터치전 여기서, 제 2 방향으로 연장되는 제 1 터치전극(210)의 제 2 라인(212)과 제 2 터치전극(220)은 비 발광영역 또한, 제 2 터치전극(220)은 비 발광영역(NEA)과 대응되는 영역에서 제 3 돌출부(220a)와 제 4 돌출부(220b)를 한편, 제 1 내지 제 4 돌출부(212a, 212b, 220a, 220b)는 각각 삼각형 형상으로 이루어질 수 있으나, 본 실시예 제 1 터치전극(210)의 제 2 라인(212)과 제 2 터치전극(220)의 측부에 복수의 돌출부가 구비됨으로써, 제 1 터 한편, 제 1 터치전극(210)의 제 1 라인(211)은 제 1 터치전극(210)의 제 2 라인(212)의 양 측에 연결된 제 1 및 이어서, 제 1 실시예에 따른 터치패널의 단면 구성을 검토하면 다음과 같다. 도 4는 도 2의 평면도를 A-B를 따 자세하게는, 터치기판(100) 상에 제 1 터치전극(110)이 배치되고, 제 1 터치전극(110) 상에 컬러필터층(200, 더 자세하게는, 터치기판(100)의 비 발광영역(NEA) 상에 제 1 터치전극(110)의 제 1 라인(111)이 배치된다. 그 그리고, 제 1 터치전극(110) 상에는 제 1 컬러필터층(200), 제 2 컬러필터층(201) 및 제 3 컬러필터층(202)이 한편, 제 1 터치전극(110), 컬러필터층(200, 201, 202) 및 제 2 터치전극(120)을 구비하는 터치기판(100)은 표 한편, 제 1 및 제 2 터치전극(110, 120) 도전성 물질을 포함하는 블랙 매트릭스로 형성하지 않을 경우, 적어도 즉, 제 1 및 제 2 터치전극(110, 120) 도전성 물질을 포함하는 블랙 매트릭스로 형성할 경우, 공정이 간단해지 이어서, 도 5 및 도 6을 참조하여 제 2 실시예에 따른 터치패널을 검토하면 다음과 같다. 도 5는 제 2 실시예에 도 5를 참조하면, 제 1 실시예에 따른 터치패널은 복수의 블록(BL12, BL22, …)을 포함한다. 여기서, 1 개의 블 제 1 터치전극(310)은 제 1 방향으로 배열될 수 있으며, 제 2 터치전극(320)은 제 2 방향으로 연장되어 배열될 그리고, 제 2 터치전극(320)은 바 형상으로 이루어질 수 있다. 여기서, 제 2 터치전극(320)은 제 1 터치전극 한편, 서로 다른 블록(BL12, BL22, …)에 배치되는 제 1 터치전극(310)은 서로 분리되어 있을 수 있다. 또한, 각각의 블록(BL12, BL21, …)에 배치되는 제 1 터치전극(310)의 일 끝 단과 제 1 라우팅 배선(401)이 연 도 5에서, 제 1 터치전극(310)과 제 2 터치전극(320)의 배치관계를 구체적으로 살펴보면, 터치기판 상에 제 1 여기서, 제 1 방향으로 배열되는 제 1 터치전극(310)의 제 1 라인(311)은 복수의 컬러필터층(200, 201, 202)과 그리고, 제 2 방향으로 배열되는 제 1 터치전극(310)의 제 2 라인(312)과 제 2 터치전극(110)은 동일층에 배치 한편, 제 1 터치전극(310) 및 제 2 터치전극(320) 중 적어도 1 개의 터치전극라인은 광을 흡수하는 도전성 물질 즉, 제 1 터치전극(310)과 제 2 터치전극(320)이 서로 다른 컬러필터층(200, 201, 202) 과 비 발광영역(NEA)에 자세하게는, 터치기판(100) 상에 제 1 터치전극(310)의 제 1 라인(311)이 배치되고, 제 1 터치전극(310)의 제 1 더 자세하게는, 터치기판(100)의 비 발광영역(NEA) 상에 제 1 터치전극(310)의 제 1 라인(311)이 배치된다. 그 예를 들면, 제 1 터치전극(310)의 제 2 라인(312)은 제 1 컬러필터층(200)과 제 2 컬러필터층(201)의 경계와 대 그리고, 제 2 터치전극(320)은 제 1 터치전극(310)의 제 2 라인(312)과 동일층에서 서로 이격하여 배치된다. 예 또한, 제 2 실시예에 따른 터치기판(100)이 표시패널, 예를 들어, 유기발광소자를 포함하는 박막 트랜지스터 어 자세하게는 제 2 실시예에 따른 터치기판(100)을 제조하는 단계는, 터치기판(100) 상에 제 1 마스크를 이용하여 즉, 제 1 터치전극(310)의 제 2 라인(312) 및 제 2 터치전극(320)을 도전성 물질을 포함하는 블랙 매트릭스로 공개특허 10-2017-0080892 이어서, 도 7 및 도 8을 참조하여 제 3 실시예에 따른 터치패널을 검토하면 다음과 같다. 도 7은 제 3 실시예에 도 7을 참조하면, 제 3 실시예에 따른 터치패널은 복수의 블록(BL13, BL23, BL33, BL43, …)을 포함한다. 여기 제 1 터치전극(410)은 제 1 방향으로 배열될 수 있으며, 제 2 터치전극(420)은 제 2 방향으로 연장되어 배열될 한편, 서로 다른 블록(BL13, BL23, BL33, BL43, …)에 배치되는 제 1 터치전극(410)은 서로 분리되어 있을 수 또한, 각각의 블록(BL13, BL23, BL33, BL43, …)에 배치되는 제 1 터치전극(410)의 일 끝 단과 제 1 라우팅 배 도 7에서, 제 1 터치전극(410)과 제 2 터치전극(420)의 배치관계를 구체적으로 살펴보면, 터치기판 상에 제 1 한편, 제 1 터치전극(410) 및 제 2 터치전극(420) 중 적어도 1 개의 터치전극라인은 광을 흡수하는 도전성 물질 즉, 제 2 터치전극(420)이 도전성 물질을 포함하는 블랙 매트릭스로 이루어짐으로써, 제 2 터치전극(420)은 터 더 자세하게는, 터치기판(100)의 발광영역(EA) 및 비 발광영역(NEA) 상에 제 1 터치전극(410)이 배치된다. 그리 또한, 제 3 실시예에 따른 터치기판(100)이 표시패널, 예를 들어, 유기발광소자를 포함하는 박막 트랜지스터 어 자세하게는 제 3 실시예에 따른 터치기판(100)을 제조하는 단계는, 터치기판(100) 상에 제 1 마스크를 이용하여 즉, 제 2 터치전극(420)을 도전성 물질을 포함하는 블랙 매트릭스로 형성할 경우, 공정이 간단해지고, 터치기판 도 9를 참조하면, 제 4 실시예에 따른 터치패널은 복수의 블록(BL14, BL24, BL34, BL44, …)을 포함한다. 여기 제 1 터치전극(510)은 제 2 방향으로 배열될 수 있으며, 제 2 터치전극(520)은 제 1 방향으로 연장되어 배열될 한편, 서로 다른 블록(BL14, BL24, BL34, BL44, …)에 배치되는 제 2 터치전극(520)은 서로 분리되어 있을 수 또한, 각각의 블록(BL14, BL24, BL34, BL44, …)에 배치되는 1 개의 제 1 터치전극(510)의 일 끝 단과 제 1 라 도 9에서, 제 1 터치전극(510)과 제 2 터치전극(520)의 배치관계를 구체적으로 살펴보면, 터치기판 상에 제 1 한편, 제 1 터치전극(510) 및 제 2 터치전극(520) 중 적어도 1 개의 터치전극라인은 광을 흡수하는 도전성 물질 한편, 제 2 터치전극(520)이 투명도전물질로 이루어짐으로써, 제 2 터치전극(520)은 표시장치의 발광영역 및 비 즉, 제 1 터치전극(510)이 도전성 물질을 포함하는 블랙 매트릭스로 이루어짐으로써, 제 1 터치전극(510)은 터 이러한 구성을 도 10을 참조하여 검토하면 다음과 같다. 도 10은 도 9를 G-H를 따라 절단한 단면도이다. 도 10 자세하게는, 터치기판(100) 상에 복수의 제 1 터치전극(510)이 서로 이격하여 배치되고, 복수의 제 1 터치전극 공개특허 10-2017-0080892 그리고, 제 1 터치전극(510) 상에 복수의 컬러필터층(200, 201, 202)이 배치된다. 그리고, 서로 다른 컬러필터 상술한 바와 같이, 본 실시예들에 따른 터치패널 및 이를 포함하는 표시장치는 제 1 터치전극 및 제 2 터치전극 또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 100: 터치기판No matching diagram found.	Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided to convey the advantages and features of the present invention to those skilled in the art, while methods to achieve those are described in detail along with the accompanying drawings. In one aspect, the first touch electrodes (E11, E12, ...) are arranged in a first direction, and the second touch electrodes (E21, E22, E23, ...) are arranged in the first direction. In Figure 1, the first touch electrodes (E11, E12, ...) and the second touch electrodes (E21, E22, E23, ...) are configured in a bar shape. Furthermore, the first touch electrodes (E11, E12, ...) are connected to the first routing line (301), and the first routing line (301) is connected to a touch-integrated arrangement structure, such as a touch panel with the aforementioned electrode array configuration, is specifically examined with reference to the drawings. Figure 2 shows a plan view of a touch panel according to a first embodiment. Referring to Figure 2, the touch panel according to the first embodiment is a capacitive-type touch panel utilizing a mutual capacitance method. The first touch electrodes (110) may be arranged in the first direction, and the second touch electrodes (120) may extend and be arranged in the second direction. The second touch electrodes (120) may be formed in a bar shape and be arranged along with the first touch electrodes (110) on the touch substrate. In Figure 2, a block comprises a single first touch electrode (110) and multiple second touch electrodes (120). The first touch electrodes (110) located in different blocks (BL11, BL21, ...) may be isolated from one another. As described above, in the touch panel according to the first embodiment, the first touch electrodes (110) are formed in a mesh structure, and a plurality of blocks (BL11, BL21, ...) house the first touch electrodes (110) and the first routing lines above. In Figure 2, when examining the arrangement relationship of the first touch electrodes (110) and the second touch electrodes (120), on the touch substrate, the first touch electrodes are placed in relation to a color filter layer (200, 201, 202) which consists of red (R) color filter layer (200), green (G) color filter layer (201), and blue (B) color filter layer. The second touch electrodes (110) extending in the second direction are arranged in a configuration corresponding to the first touch electrodes (110) in different color filters. Furthermore, at least one of the touch electrodes among the first touch electrodes (110) and the second touch electrodes (120) is made of a conductive material which absorbs light. Specifically, the touch panel according to the first embodiment includes the first and second touch electrodes, color filter layers (200, 201, 202), and a touch substrate (100) containing non-light emitting areas (NEAs). Additionally, the shapes of the first touch electrodes (110) and the second touch electrodes (120) in the touch panel according to the first embodiment are not limited to Figure 2 but are understood through Figures 3 and others. Upon examining the sectional structure of the touch panel according to the first embodiment, as illustrated in Figure 4 following the cross-section A-B of the plan view in Figure 2, the first touch electrodes (110) are placed on the touch substrate (100) and color filter layers (200, 201, 202) are arranged on the first touch electrodes (110). More particularly, the first line (111) of the first touch electrode (110) is positioned on the non-light-emitting area (NEA) on the touch substrate (100), and on the first touch electrodes (110), a color filter layer (200) is arranged with multiple arrows above. Here, if the black matrix does not form with a conductive material including the first and second touch electrodes (110, 120), at least one of the touch electrode lines may need additional structural elements. Conversely, if the black matrix consists of a conductive material including the first and second touch electrodes (110, 120), processes become simplified. Subsequently, Figures 5 and 6 provide insight into a touch panel according to the second embodiment. As seen in Figure 5, the touch panel in accordance with the first embodiment includes multiple blocks (BL12, BL22, ...). One block integrates a first touch electrode arranged generally in the first direction (310) and second touch electrodes extending towards their arrangement in the second direction (320), typically of bar shape. Here, separated first touch electrodes (310) are situated on differing blocks (BL12, BL22, ...), often maintained in isolated condition. In each block (BL12, BL21, ...), one end of a first touch electrode (310) remains connected to a first routing wire (401), and the relationship between the arrangement of the first touch electrodes (310) and the second touch electrodes (320) can be closely inspected in Figure 5 across the blocks' modular positioning on a touch panel substrate. First touch electrodes (310), originally shaped in the first direction, present a first line (311) embedded amongst divisions of plural-color filter layers (200, 201, 202) with second touch electrodes (110) aligned within the same structural plane, ensuring that at least one touch electrode line consisting of light-absorbing conductive material populates either the first touch electrodes (310) or second touch electrodes (320). Particularly, the separation of distinct first touch electrodes (310) into the conductive black matrix often results from embedding the conductive material matrix within protrusions on the first line (312) or when separated further, the second touch electrodes (320) from the same conductive material encompassing auxiliary light-absorbing features. At this point, when aligning touch substrates from the touch display, often comprising organic light-emitting devices within thin-film transistor arrays, exemplifying techniques for producing touch substrates (100) in sequence with masking outlines. Alternatively, the conductive matrix?봢mbodying touch electrode structures such as the presented electrode arrays?봲upports improved process adherence. Similar assessments of touch panels according to the third embodiment in Figures 7 and 8 propose blocks (BL13, BL23, BL33, BL43, ...) accommodating additional directions. Figure 7 illustrates the composite first touch electrodes strategically formulated with bar-composed second electrodes extending configuration compatibility within singular or multi-block structures and the transitioning relocation of respective standalone blocks (BL13, BL23, BL33, BL43, ...). Concurrent connections retain auxiliary advantages vis-횪-vis integrated first electrodes' extensions, often abutting wiring continuity in variant alignments when organized alongside color-filter equivalents and grounded via conductive strands. Thirdly, Figures 9 and 10 elaborate on the touch panel outlined in the fourth embodiment, wherein several distinct blocks (BL14, BL24, BL34, BL44, ...) deliver substitute second electrodes' (520) rearrangement through reciprocal first electrodes (510). Fifthly, deviating design variations anticipate expansions within each block?셲 confines, thereby emergent interfaces attending the outlined structures disclosed in cross-reference Figure 10 detailing inclined projections of touch substrates' (100) alternating interfaces pairing lead-sensitive material guides, signified diagrammatically. Similarly, progressive formations prescribed among laid-out blocks correlate profound levels interpreted herein gracefully grounding system synthesis derived from embodiments?봮verall contributing tactical industry perspectives championing concise elaborations aligned across originated principalities. Overall, the described embodiments comprising touch panels and associated display devices in multipurpose directions ensure none limit the invention, with found general modifications providing expanded application scopes.	1
1020170063176	도 4는 도 1의 A-B를 따라 절단한 단면도이다.	Figure 4 is a sectional view taken along line A-B of Figure 1.	1
1020150190445	도 1은 본 발명의 실시예에 따른 유기발광 다이오드 표시장치를 도시한 도면이다. 도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)는, 제1전극(120), 제1스 제1 및 제2전극(120, 185)은 각각 양극(anode) 및 음극(cathode) 일 수 있다. 청색광 방출을 위한 제1스택(ST1)은 정공주입층(hole injecting layer: HIL)(125), 제1정공수송층(hole 제1전하생성층(CGL1)은, 제1N타입전하생성층(N type charge generating layer 1: N-CGL1)(140), 제1P타입전하 적색광, 황록색광 및 녹색광 방출을 위한 제2스택(ST2)은 제3정공수송층(HTL3)(150), 적색발광물질층(R- 제2전하생성층(CGL2)은, 제2N타입전하생성층(N-CGL2)(165), 제2P타입전하생성층(P-CGL2)(167)을 포함한다. 청색광 방출을 위한 제3스택(ST3)은 제4정공수송층(HTL4)(175), 제5정공수송층(HTL5)(177), 제2청색발광물질층 도시하지는 않았지만, 유기발광 다이오드 표시장치(110)는 각각이 적, 녹, 청색을 표시하는 다수의 부화소를 포 그리고, 제1전극(120) 하부의 각 부화소에는 다수의 박막트랜지스터가 배치되고, 제1전극(120)은 다수의 박막트 또한, 제1전극(120) 하부 또는 제2전극(185) 상부에는 각 부화소 별로 컬러필터층 또는 컬러변환층이 배치될 수 여기서, 정공주입층(125)은 정공을 주입하는 역할을 하고, 제1 내지 제5정공수송층(127, 129, 150, 175, 177)은 유기발광 다이오드 표시장치(110)는, 하나의 발광물질을 포함하는 1개의 스택을 사용하여 광을 방출하는 대신, 이러한 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서는, 고해상도 소형 표시장치에 적용하는 한편, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서는, 색재현율 및 휘도를 향상시키기 위하 제2스택(ST2)의 적색발광물질층(152), 황록색발광물질층(154), 녹색발광물질층(156)에서, 정공 이동도(hole 따라서, 적색발광물질층(152)에 비하여 황록색발광물질층(154) 및 녹색발광물질층(156)이 상대적으로 두껍게 형 예를 들어, 적색발광물질층(152), 황록색발광물질층(154), 녹색발광물질층(156)은 약 1:2:2의 두께비를 가질 수 그리고, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서는, 발광효율 및 수명 개선을 위하여, 적색발광물질층(152), 황록색발광물질층(154), 녹색발광물질층(156)이 각각 H타입 호스트 및 E타입 호스트를 포 도 2에 도시한 바와 같이, 제2스택(ST2)은 순차 적층되어 서로 접촉하는 제3정공수송층(150), 적색발광물질층 여기서, 제3정공수송층(150)은 적색발광물질층(152), 황록색발광물질층(154), 녹색발광물질층(156)으로 정공을 적색발광물질층(152), 황록색발광물질층(154), 녹색발광물질층(156)은, 각각 H타입 호스트, E타입 호스트 및 도 이때, 적색발광물질층(152)에서, H타입 호스트의 최고 점유 분자 궤도(highest occupied molecular orbital: 그리고, 적색발광물질층(152)에서, H타입 호스트의 최저 비점유 분자 궤도(lowest unoccupied molecular 황록색발광물질층(154)에서, H타입 호스트의 HOMO 레벨은 E타입 호스트의 HOMO 레벨 보다 낮고 E타입 호스트의 그리고, 황록색발광물질층(154)에서, H타입 호스트의 LUMO 레벨은 E타입 호스트의 LUMO 레벨 보다 높고 E타입 녹색발광물질층(156)에서, H타입 호스트의 HOMO 레벨은 E타입 호스트의 HOMO 레벨 보다 낮고 E타입 호스트의 그리고, 녹색발광물질층(156)에서, H타입 호스트의 LUMO 레벨은 E타입 호스트의 LUMO 레벨 보다 높고 E타입 호 한편, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서는, 제2스택(ST2)을 흐르는 전류밀도에 따 도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)로부터 방출되는 광은 파 여기서, 파장에 대한 방출광의 곡선은 발광다이오드(예를 들어, 제1 내지 제3스택(ST1 내지 ST3))에 인가되는 예를 들어, 발광다이오드에 약 0.25 mA/cm2의 전류밀도가 인가될 경우 파장에 대한 방출광의 곡선은 녹색피크 그리고, 구동전압은 발광을 위하여 유기발광 다이오드 표시장치(110)의 제1 내지 제3스택(ST1 내지 ST3)에 인가 도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 적 도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)의 제2스택(ST2)의 적색발 즉, 적색발광물질층(152)의 H타입 호스트 및 E타입 호스트의 조성비가 60 wt%: 40 wt%인 경우, 전류밀도에 따라 -9-유기발광 다이오드 표시장치(110)에서, 적색발광물질층(152)으로부터 방출되는 광의 색좌표 변화를 최소화 하기 그리고, 적색발광물질층(152)을 열화 시키지 않고 소비전력을 절감하기 위해서는, 구동전압이 약 16.0 V 미만이 도 4에 도시한 바와 같이, 제2스택(ST2)의 적색발광물질층(152)의 H타입 호스트의 비율(또는 H타입 호스트 및 E 제2스택(ST2)의 적색발광물질층(152)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 제2스택(ST2)의 적색발광물질층(152)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 따라서, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 적색발광물질층(152) 도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 황 도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)의 제2스택(ST2)의 황록색 즉, 황록색발광물질층(154)의 H타입 호스트 및 E타입 호스트의 조성비가 60 wt%: 40 wt%인 경우, 전류밀도에 따 유기발광 다이오드 표시장치(110)에서, 황록색발광물질층(154)으로부터 방출되는 광의 색좌표 변화를 최소화 하 그리고, 황록색발광물질층(154)을 열화 시키지 않고 소비전력을 절감하기 위해서는, 구동전압이 약 16.0 V 미만 도 6에 도시한 바와 같이, 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 공개특허 10-2020-0023863 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 제2스택(ST2)의 황록색발광물질층(154)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 따라서, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 황록색발광물질층 도 8에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 녹 도 9에 도시한 바와 같이, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)의 제2스택(ST2)의 녹색발 즉, 녹색발광물질층(156)의 H타입 호스트 및 E타입 호스트의 조성비가 50 wt%: 50 wt%인 경우, 전류밀도에 따라 유기발광 다이오드 표시장치(110)에서, 녹색발광물질층(156)으로부터 방출되는 광의 색좌표 변화를 최소화 하기 그리고, 녹색발광물질층(156)을 열화 시키지 않고 소비전력을 절감하기 위해서는, 구동전압이 약 16.0 V 미만이 도 8에 도시한 바와 같이, 제2스택(ST2)의 녹색발광물질층(156)의 H타입 호스트의 비율(또는 H타입 호스트 및 E 제2스택(ST2)의 녹색발광물질층(156)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 제2스택(ST2)의 녹색발광물질층(156)의 H타입 호스트의 비율(또는 H타입 호스트 및 E타입 호스트의 조성비)이 따라서, 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)에서, 제2스택(ST2)의 녹색발광물질층(156) 공개특허 10-2020-0023863 본 발명의 실시예에 따른 유기발광 다이오드 표시장치(110)의 제2스택(ST2)에서는, 적색발광물질층(152)을 약 여기서, 황록색발광물질층(154)은, 적색발광물질층(152) 및 녹색발광물질층(156)에 비하여 큰 두께를 가질 수 110: 유기발광 다이오드 표시장치도 1은 본 발명의 실시예에 따른 유기발광 다이오드 표시장치를 도시한 도면이다. [0022]	Figure 1 illustrates an organic light-emitting diode (OLED) display device according to an embodiment of the present invention. As depicted in Figure 1, the OLED display device (110) includes a first electrode (120), with the first and second electrodes (120, 185) potentially functioning as the anode and cathode, respectively. The first stack (ST1) for blue light emission comprises a hole injecting layer (HIL) (125) and the first hole transporting layer, while the first charge generation layer (CGL1) consists of a first N-type charge generation layer (N-CGL1) (140) and a first P-type charge generation layer. The second stack (ST2), aiming for red, yellow-green, and green light emission, incorporates a third hole transporting layer (HTL3) (150), a red emission material layer (R-), and a second charge generation layer (CGL2) comprised of a second N-type charge generation layer (N-CGL2) (165) and a second P-type charge generation layer (P-CGL2) (167). Additionally, a third stack (ST3) for blue light emission includes the fourth hole transporting layer (HTL4) (175) and the fifth hole transporting layer (HTL5) (177). Although not shown, the OLED display device (110) features a multitude of sub-pixels for displaying red, green, and blue colors, with numerous thin film transistors positioned beneath each sub-pixel. Each sub-pixel beneath the first electrode (120) or above the second electrode (185) may also include a color filter layer or a color conversion layer. The hole injecting layer (125) serves the role of injecting holes, while the first through fifth hole transporting layers (127, 129, 150, 175, 177) transport these holes. Unlike traditional displays using a single stack of a light-emitting material for light emission, the OLED display device (110) of this embodiment applies multiple emission layers to improve color gamut and brightness for high-resolution small display applications. Within the second stack (ST2), the red emission material layer (152), yellow-green emission material layer (154), and green emission material layer (156) possess varying hole mobility, necessitating relatively thicker construction for the yellow-green and green emission material layers compared to the red emission material layer. For example, the thickness ratio of the red (152), yellow-green (154), and green (156) emission material layers may be approximately 1:2:2. In enhancing luminous efficiency and lifespan, the red (152), yellow-green (154), and green (156) emission material layers may respectively include H-type and E-type hosts. The second stack (ST2) sequentially laminates and contacts various layers, including the third hole transporting layer (150) and emission material layers, to optimize hole transport. The HOMO and LUMO levels of the H-type and E-type hosts in each emission material layer are meticulously selected to balance the electrical characteristics and performance needs. Current density affects the emission characteristics of the second stack (ST2), as demonstrated by emission curves under current densities such as 0.25 mA/cm짼, yielding a prominent green peak. Optimal drive voltage for efficient operation is addressed by limiting voltage to approximately below 16.0 V to avoid degradation in the red, yellow-green, and green emission material layers within the second stack (ST2), ensuring minimal change in color coordinates with varying current densities. The precise composition ratios of H-type and E-type hosts in each emission layer are crucial, typically maintained at ratios like 60 wt% to 40 wt% for the best operational and display results, as depicted across various figures illustrating the OLED display device (110) under diverse embodiments and operation conditions.	1
1020170183690	이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소 도 1은 본 발명에 의한 플렉서블 표시장치를 개략적으로 나타낸 도면이다. 도 2는 도 1에 도시된 픽셀을 개략 디스플레이 구동 회로는 데이터 구동회로(12), 게이트 구동회로(14) 및 타이밍 콘트롤러(16)를 포함하여 입력 연성 표시패널(100)의 픽셀 어레이를 포함하는 플라스틱 기판을 포함한다. 플라스틱 기판은 PI(Polyimide), 도 2를 더 참조하면, 연성 표시패널(100)에는 다수의 데이터 배선들(D)과, 다수의 게이트 배선들(G)이 -6-프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있 도 3을 더 참조하면, 연성 표시패널(100)은 타이밍 컨트롤러(도 1의 16), 데이터 구동회로(12), 게이트 구동회 게이트 구동회로(14)는 GIP 방식으로 연성 표시패널(100)상에 형성될 수 있다. 즉, 연성 표시패널(100)을 용이 데이터 인쇄회로기판(Printed Circuit Board; 이하 "PCB"라 함)(20)은 제1 연결 부재(25)를 통해 연성 표시패 데이터 PCB(20)는 제2 연결 부재(35)를 통해 콘트롤 보드(30)와 연결된다. 제2 연결 부재(35)는 복수 개일 수 도 4는 본 발명에 의한 플렉서블 표시장치의 사용예를 설명하기 위한 도면들이다. 도 4를 참조하면, 연성 표시패널(100)은 입력 영상이 구현되는 표시 영역을 포함한다. 사용자는 표시 영역을 연성 표시패널(100)은 벤딩(bending)될 수 있다. 즉, 연성 표시패널(100)에는, 소정의 연성이 부여되어, 구부 연성 표시패널(100)은 접히거나 펴져, 제1 상태 및 제2 상태를 유지할 수 있다. 제1 상태는 연성 표시패널 일 예로, 제1 상태는 표시장치가 온(ON)되어, 입력 영상이 구현되는 상태일 수 있다. 제2 상태는 표시장치가 백 커버(200)는 연성 표시패널(100)의 하부면을 지지하며, 연성 표시패널(100)의 강성을 보강한다. 본 발명은 백 커버(200)는 연성 표시패널(100)의 배면에 고정된다. 즉, 백 커버(200)와 연성 표시패널(100)이 고정되어, 본 발명에 의한 플렉서블 표시장치는, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 포함한다. 제1 영역 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3) 중 적어도 어느 하나는, 다른 하나와 서로 다른 이벤트를 구현할 도면에는, 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)이 순차적으로 정의된 플렉서블 표시장치를 예로 들어 도 백 커버(200)의 제3 영역(R3)은 연성 표시패널(100)의 상태 변화 시 응력이 집중되어 변형이 발생할 수 있다. 도 6 및 도 7을 더 참조하면, 백 커버(200)의 제3 영역(R3)은 다수의 개구 패턴(OP)들을 포함한다. 개구 패턴 개구 패턴(OP)은 제1 방향을 따라 연장된 제1 부분(P1) 및 제2 부분(P2)을 포함한다. 제1 부분(P1)은 제1 방향 제2 부분(P2)은 제1 방향을 따라 진행할수록 제2 방향으로의 폭이 넓어진다. 제2 부분(P2)의 폭은 도면에 도시 제1 부분(P1)과 제2 부분(P2)은 그 폭이 비선형적 또는 선형적 중 어느 하나의 형태로 가변되도록 구현될 수 있 개구 패턴(OP)은, 제1 부분(P1)과 제2 부분(P2)의 연결 부분이 다른 부분 대비 폭이 좁은 형태를 갖기 때문에, 도 8을 더 참조하면, 백 커버(200)의 제3 영역(R3)은, 제1 방향을 따라 개구 패턴(OP)들이 배열된 기수 번째 열 제1 개구 패턴(OP1)의 제2 부분(P1_2)은 제3 개구 패턴(OP3)의 제1 부분(P3_1)과 소정의 간격을 두고 제2 방향 즉, 기수 번째 열에 위치한 개구 패턴(OP)의 제1 부분(P1)은, 우수 번째 열에 위치한 개구 패턴(OP)의 제2 부분 도 9를 더 참조하면, 제1 개구 패턴(OP1)과 제3 개구 패턴(OP3)의 경계가 동시에 중첩될 수 있는 제1 방향으로 이 경우에도, 개구 패턴(OP)은 제1 방향을 따라 연장된 제1 부분(P1) 및 제2 부분(P2)을 포함한다. 제1 부분 제2 부분(P2)은 제1 방향을 따라 진행할수록 제2 방향으로의 폭이 넓어진다. 제2 부분(P2)의 폭은 도면에 도시 도 12는 개구 패턴(OPc, OP)의 형상을 제외하고 동일한 조건하에서 실험된 비교예와 실험예의 시뮬레이션 결과 도 13은 비교예에 의한 백 커버(200)와 실험예에 의한 백 커버(200)를 각각 벤딩한 상태로, 고온 신뢰성을 상태 <제1 실시예> 좀 더 구체적으로, 단차 보상층(300)이 구비되지 않는 경우, 백 커버(200)의 개구 패턴(OP)들은 얇은 연성 표시 또한, 백 커버(200)는 일반적으로 연성 표시패널(100)과 PSA(Pressure Sensitive Adhesive)와 같은 점착제를 도 14의 (a)를 참조하면, 단차 보상층(300)은 백 커버(200)의 개구 패턴(OP)만을 메우도록 구비될 수 있다. 단 도 14의 (b)를 참조하면, 단차 보상층(300)은 백 커버(200)의 개구 패턴(OP)을 메우면서, 백 커버(200)의 전면 도 14의 (c)를 참조하면, 단차 보상층(300)은 백 커버(200)의 개구 패턴(OP)을 메우면서, 백 커버(200)의 전면 <제2 실시예> 도 15 내지 도 17은 본 발명의 제2 실시예에 따른 플렉서블 표시장치를 설명하기 위한 도면들이다. 도 15 내지 도 15를 참조하면, 백 커버(200)에 형성된 개구 패턴(OP)은 다양한 단면 형상을 가질 수 있다. 개구 패턴(OP) 결과를 살펴보면, 비교예의 경우 백 커버(200)의 제3 영역(R3)에 0.90GPa의 응력이 작용하고, 실시예의 경우 백 100 : 연성 표시패널 200 : 백 커버도 5 내지 도 9는 본 발명에 의한 플렉서블 표시장치의 구조를 설명하기 위한 도면들이다.	Hereinafter, with reference to the attached drawings, preferred embodiments of the present invention will be described. Terms containing ordinals such as first and second throughout the specification may be used to explain various components, but the component 1 illustrates a flexible display device according to the present invention schematically. FIG. 2 shows a pixel array of the flexible display panel (100) including a plastic substrate, which includes a data driver circuit (12), a gate driver circuit (14), and a timing controller (16), depicted schematically. The plastic substrate may consist of polyimide (PI), and referring further to FIG. 2, the flexible display panel (100) comprises numerous data wirings (D) and gate wirings (G), with the switching circuit (SC) possibly including at least one switch TFT and at least one storage capacitor. Referring further to FIG. 3, the flexible display panel (100) may have the timing controller (16 of FIG. 1), data driver circuit (12), and the gate driver circuit (14) formed on it using the Gate-in-Panel (GIP) method, thereby facilitating the flexible display panel (100). The data printed circuit board (PCB) (20) is connected to the flexible display panel via a first connector (25) and also to the control board (30) via a second connector (35), which may be multiple in number. FIG. 4 contains diagrams illustrating examples of use for the flexible display device according to the present invention. Referring to FIG. 4, the flexible display panel (100) includes a display area where the input image is displayed, and the flexible display panel (100) can be bent so that it is provided with flexibility to allow it to fold or unfold, maintaining either a first or second state. The first state can be when the display device is on, with the input image displayed, while the second state might be when the display device is off. The back cover (200) supports the lower surface of the flexible display panel (100) and reinforces its rigidity. According to the invention, the back cover (200) is fixed to the rear surface of the flexible display panel (100), with the flexible display device comprising a first area (R1), a second area (R2), and a third area (R3). At least one of the first area (R1), second area (R2), or third area (R3) may implement a different event from the others, as exemplified in the drawings with the flexible display device sequentially defining areas R1, R2, and R3. The third area (R3) of the back cover (200) may experience stress concentration leading to deformation upon a change in the state of the flexible display panel (100). Referring further to FIGS. 6 and 7, the third area (R3) of the back cover (200) contains multiple open patterns (OP), with the open pattern (OP) including a first part (P1) and a second part (P2) extending in the first direction. The first part (P1) has a narrower width at the connection with the second part (P2), which increases in width in the second direction as it extends in the first direction. The first part (P1) and second part (P2) can be implemented to have either linear or nonlinear variable width. Referring to FIG. 8, the third area (R3) of the back cover (200) may include odd-numbered columns of open patterns (OP) arranged along the first direction, with the second part (P1_2) of the first open pattern (OP1) spaced apart from the first part (P3_1) of the third open pattern (OP3) in the second direction. Referring to FIG. 9, open pattern (OP) includes a first part (P1) and a second part (P2), where the second part (P2) widens in the second direction as it progresses along the first direction. FIG. 12 presents simulation results under the same conditions except for the shape of the open pattern (OPc, OP) and shows that the stress acting on the third area (R3) of the back cover (200) is 0.90GPa for the comparative example and significantly different for the embodiment. Figures 5 through 9 illustrate the structure of the flexible display device according to the invention.	1
1020180100315	도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면 구조를 나타내는 도면이다.	FIG. 2 is a diagram illustrating a cross-sectional structure of an organic light-emitting display device according to an embodiment of the present invention.	1
1020160127133	본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도 1은 본 발명의 일 실시예에 따른 플렉서블 표시 장치의 분해 사시도이다. 도 2a 및 도 2b는 본 발명의 일 실 도 1을 참조하면, 표시 패널(110)은 영상이 구현되는 패널로, 영상을 구현하기 위한 표시 소자와 표시 소자를 회로부는 유기 발광 소자를 구동하기 위한 다양한 박막 트랜지스터, 커패시터, 배선 및 구동 IC 등을 포함할 수 도 1 및 도 2a를 참조하면, 표시 패널(110)은 폴딩 영역(FA) 및 비폴딩 영역(NFA)을 포함한다. 폴딩 영역(FA)은 표시 패널(110)이 폴딩 축을 기준으로 폴딩되는 영역으로, 표시 패널(110)이 폴딩된 경우 특정 -7-비폴딩 영역(NFA)은 표시 패널(110)이 평평한 상태를 유지하는 영역이다. 비폴딩 영역(NFA)은 폴딩 영역(FA)의 도 1 및 도 2a를 참조하면, 미드 프레임(120)은 표시 패널(110)의 하면에 배치된다. 미드 프레임(120)은 표시 미드 프레임(120)은 지지부(121) 및 폴딩부(122)를 포함한다. 지지부(121)는 평탄한 상태를 유지하는 영역으로, 폴딩부(122)는 가요성의 영역으로, 폴딩 영역(FA)에 중첩한다. 플렉서블 표시 장치(100)가 접히는 경우, 폴딩부 폴딩부(122)에 복수의 개구부(122H)가 배치된다. 복수의 개구부(122H)는 미드 프레임(120)의 폴딩부(122)가 가 정리하면, 지지부(121)는 폴딩부(122)와 비교하여 상대적으로 강성이 높고 연성이 낮은 영역이고, 폴딩부(122) 도 1에서는 복수의 개구부(122H)가 타원 형상인 것으로 도시하였으나, 복수의 개구부(122H)의 형상은 미드 프레 도 1 및 도 2a를 참조하면, 백커버(130)는 표시 패널(110) 및 미드 프레임(120)의 하부에 배치되어, 표시 패널 도 2a 및 도 2b를 참조하면, 백커버(130)는 케이스(131), 절연층(132), 복수의 전기 활성층(133), 복수의 제1 케이스(131)는 백커버(130)의 다른 구성을 케이스(131) 내부에 수납하는 부재이다. 즉, 케이스(131)는 백커버 케이스(131)는 전기 활성층(133)의 두께 변화나 백커버(130)의 굽힘 등에 따라 소성 변형이 일어나지 않으면서 복수의 전기 활성층(133)은 케이스(131) 내부에 배치된다. 이때, 복수의 전기 활성층(133) 각각은 서로 다른 평 예를 들어, 복수의 전기 활성층(133)이 전기 활성 폴리머로 이루어진 경우, 복수의 전기 활성층(133)에 전기장 -8-복수의 전기 활성층(133) 각각의 상면에 복수의 제1 전극(134)이 배치되고, 복수의 전기 활성층(133) 각각의 하 복수의 제1 전극(134) 및 복수의 제2 전극(135)은 다양한 방식으로 형성될 수 있다. 예를 들어, 복수의 제1 전 복수의 마찰 부재(136)는 복수의 전기 활성층(133) 각각의 사이에 배치된다. 복수의 마찰 부재(136)는 플렉서블 도 2a 및 도 2b에서는 복수의 전기 활성층(133)의 상면 및 하면에 배치된 복수의 제1 전극(134)과 복수의 제2 절연층(132)은 복수의 전기 활성층(133)에 전압을 인가하는 복수의 제1 전극(134) 및 복수의 제2 전극(135)과 도 2a를 참조하면, 백커버(130)는 제1 상태이다. 제1 상태는 복수의 전기 활성층(133) 각각에 전압이 인가된 상 구체적으로, 복수의 제1 전극(134) 및 복수의 제2 전극(135) 각각은 전압 공급부와 전기적으로 연결되어, 복수 전압 공급부는 복수의 전기 활성층(133)에 직류 전압을 인가할 수 있다. 전압 공급부는 플렉서블 표시 장치 한편, 전압 공급부가 복수의 전기 활성층(133)에 전압을 인가하는 타이밍은 사용자의 액션 등에 따라 결정될 수 아울러, 복수의 전기 활성층(133)이 수축함에 따라 케이스(131) 내부에 소정의 여유 공간(MA)이 생길 수 있다. 이에, 플렉서블 표시 장치(100)가 접히거나 펼쳐지는 등 변형될 때, 백커버(130)의 복수의 전기 활성층(133)에 다음으로, 도 2b를 참조하면, 백커버(130)는 제2 상태이다. 제2 상태는 복수의 전기 활성층(133) 각각에 전압이 복수의 전기 활성층(133)이 팽창함에 따라 제1 상태에서 존재하던 케이스(131) 내부의 소정의 여유 공간(MA)은 예를 들어, 제1 상태에서 T1의 두께를 갖는 복수의 전기 활성층(133)으로부터 복수의 마찰 부재(136)에 가해지 이에, 플렉서블 표시 장치(100)가 접히거나 펼쳐진 상태를 유지할 때, 백커버(130)의 복수의 전기 활성층(133) 한편, 하기의 수학식 1에 의해 하나의 전기 활성층(133)의 굽힘 강성(X)를 결정할 수 있다. 굽힘 강성(X)는 전 수학식 1을 참조하면, 하나의 전기 활성층(133)의 굽힘 강성(X)은 전기 활성층(133)의 탄성 계수(E), 전기 활성 한편, 백커버(130)의 굽힘 강성(Y)은 복수의 전기 활성층(133)의 굽힘 강성(X)으로부터 결정될 수 있다. 구체적 먼저, 상술한 바와 같이, 제1 상태에서는 복수의 전기 활성층(133) 각각이 독립적으로 움직일 수 있고, 제2 상 구체적으로, 제1 상태에서 백커버(130)의 굽힘 강성(Y1)은 하기의 수학식 2에 의해 결정될 수 있다. 제1 상태에 다음으로, 제2 상태에서 백커버(130)의 굽힘 강성(Y2)은 하기의 수학식 3에 의해 결정될 수 있다. 제2 상태에서 공개특허 10-2020-0012359 -11-이때, 제1 상태에서 백커버(130)의 굽힘 강성(Y1)과 제2 상태에서 백커버(130)의 굽힘 강성(Y2)을 비교하면, 제1 제1 상태 및 제2 상태에서 복수의 전기 활성층(133)의 두께 T1, T2이 동일하다고 가정하는 경우, 제1 상태에서 본 발명의 일 실시예에 따른 플렉서블 표시 장치(100)는 백커버(130)를 제1 상태 또는 제2 상태로 가변하여, 플 아울러, 본 발명의 일 실시예에 따른 플렉서블 표시 장치(100)는 플렉서블 표시 장치(100)의 상태가 변화하는 도 3a는 본 발명의 다른 실시예에 따른 플렉서블 표시 장치의 백커버의 개략적인 사시도이다. 도 3b는 도 3a의 도 3a 및 도 3b를 참조하면, 본 발명의 다른 실시예에 따른 플렉서블 표시 장치의 백커버(330)의 케이스(331)는 -12-격벽(337)은 케이스(331) 내부에서 케이스(331)의 내측 상면 및 내측 하면과 연결되는 동시에 케이스(331)의 내 도 4a 및 도 4b를 참조하면, 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치의 백커버(430)의 케이스 격벽(437)은 복수의 전기 활성층(433) 각각에 서로 대응되도록 형성된 홀(433H)을 관통하여 케이스(431)의 내측 도 5a는 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치의 미드 프레임의 평면도이다. 도 5b 및 도 5c는 도 5a를 참조하면, 미드 프레임(520)은 복수의 폴딩부(522) 및 복수의 지지부(521)를 포함한다. 복수의 폴딩부 도 5b를 참조하면, 복수의 백커버(530)는 복수의 폴딩부(522)에 중첩하도록 배치될 수 있다. 복수의 백커버 도 5c를 참조하면, 복수의 폴딩부(522)가 배치됨에 따라, 플렉서블 표시 장치(500)는 복수의 폴딩 영역(FA)을 아울러, 미드 프레임(520)의 지지부(521)와 비교하여 상대적으로 강성이 낮은 폴딩부(522)에 대응되도록 백커버 단차 보상부(640)는 항상 평탄한 상태를 유지하는 비폴딩 영역(NFA) 및 지지부(521)에 중첩하도록 배치되므로 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치(600)는 미드 프레임(520)의 하부에서 비폴딩 영역(NFA)이 도 7a는 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치의 미드 프레임의 평면도이다. 도 7b는 본 발명의 공개특허 10-2020-0012359 도 7a를 참조하면, 미드 프레임(720)은 폴딩부(722)로 이루어지고, 미드 프레임(720) 전체에 복수의 개구부 도 7b를 참조하면, 백커버(130)는 표시 패널(110) 및 미드 프레임(720) 하부에 배치되어, 표시 패널(110) 및 미 구체적으로, 제1 상태의 백커버(130)는 미드 프레임(720)의 폴딩부(722) 및 표시 패널(110)과 함께 유연하게 말 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치(700)는 백커버(130)를 폴딩 영역(FA)에 중첩하도록 배치 본 발명의 또 다른 실시예에 따른 플렉서블 표시 장치(700)는 백커버(130)를 폴딩 영역(FA)에만 중첩하도록 최 본 발명의 또 다른 특징에 따르면, 백커버는, 복수의 전기 활성층 각각의 상면에 배치된 복수의 제1 전극, 복수 본 발명의 또 다른 특징에 따르면, 격벽은 케이스 내부를 복수의 공간으로 구획하고, 복수의 전기 활성층은 복 본 발명의 다른 특징에 따르면, 복수의 전기 활성층에 전압을 인가하기 위한 전압 공급부를 더 포함하고, 전압 본 발명의 또 다른 특징에 따르면, 복수의 전기 활성층 각각의 일면에 배치된 복수의 마찰 부재를 더 포함하고, 본 발명의 또 다른 특징에 따르면, 케이스는 케이스 내부에서 케이스의 내측 상면 및 내측 하면에 연결된 격벽 본 발명의 또 다른 특징에 따르면, 격벽은 케이스 내부를 복수의 공간으로 나누고, 복수의 전기 활성층은 복수 100, 500, 600, 700: 표시 장치No matching diagram found.	The embodiment shapes, sizes, proportions, angles, and numbers of the present invention depicted in the drawings are exemplary, and the same reference numerals are used throughout the specification to denote the same components. FIG. 1 is an exploded perspective view of a flexible display device according to one embodiment of the present invention. Referring to FIG. 1, a display panel (110) is a panel in which an image is implemented and may include display elements and a circuit unit for driving the display elements, which can incorporate various thin-film transistors, capacitors, wiring, and driving ICs for driving organic light-emitting devices. FIG. 1 and FIG. 2a illustrate that the display panel (110) comprises a folding area (FA) and a non-folding area (NFA). The folding area (FA) is the area where the display panel (110) folds around a folding axis, and when folded, the non-folding area (NFA) retains a flat state. Referring again to FIG. 1 and FIG. 2a, the mid-frame (120) is disposed beneath the display panel (110), comprising a support part (121) and a folding part (122), where the support part (121) retains a flat state and the folding part (122) is flexible, overlapping with the folding area (FA). When the flexible display device (100) is folded, multiple openings (122H) are positioned in the folding part (122) of the mid-frame (120), providing flexibility. The support part (121) is relatively more rigid and less pliant compared to the folding part (122), which accommodates polygonal openings as shown in FIG. 1. The shape of the multiple openings (122H) may vary, referring to FIG. 1 and FIG. 2a to FIG. 2b, wherein the back cover (130) is arranged under the display panel (110) and the mid-frame (120). The back cover (130) comprises a case (131), an insulation layer (132), multiple electro-active layers (133), and multiple first electrodes (134), among other elements. The case (131) houses other components of the back cover (130) without plastic deformation, even with thickness variations in the electro-active layers. Each electro-active layer (133) can expand or contract upon electrical stimulation under the influence of an electric field, affecting internal volumetric allowance (MA) when manipulated by user actions, as illustrated in various states (e.g., FIG. 2b). Moreover, bending stiffness (X) for an individual electro-active layer (133) is determined by mathematical expression formulas, and similar formulas are used to derive the overall bending stiffness (Y) for the back cover (130). The flexible display device can adjust the back cover between these states to maintain functionality. Alternate embodiments, such as shown in FIGs. 3a, 3b, 4a, 4b, 5a, 5b, and 5c, explore different assembly configurations including partition walls (337, 437) within the case, modifying internal housing for electro-active layers and adapting mid-frame (520, 720) architectures with overlaying back cover arrangements. Each variant of the flexible display device showcases optimized overlapping for folding (FA) or non-folding areas (NFA), given the strategic rigidity, surface contacts, spacings, and deformability as structured, assimilating various patent features like inter-device voltage supplies, friction members, and flexible constructs defined throughout the embodiments.	1
1020230022335	도 1은 본 발명에 의한 포토닉 크리스탈 광학 소자를 설명하기 위한 개략도이다. [0015]	FIG. 1 is a schematic diagram illustrating a photonic crystal optical device according to the present invention. [0015]	1
1020180087544	상기 액정 패널(300)은 액정층의 광투과율을 조절하여 영상을 표시하는 것으로, 액정층(미도시)을 사이에 두고 상기 패널 구동부(310)는 하부 기판(301)에 마련된 패드부에 연결되어 액정 패널(300)의 각 화소를 구동함으로 상기 측면 외관화 부재(400)는 백라이트 유닛의 측면을 감싸도록 배치된다. 측면 외관화 부재(400)는 액정 패널 상기 하부 케이스(410)는 액정 패널(300)로부터 벤딩되어 돌출되는 패널 구동부(310)를 수납한다. 이러한 하부 본 발명의 일 예에 따른 광학 부재(250)는 광원(220)으로부터 입사되는 광이 액정 패널(300)에 직접적으로 조사 상기 액정 패널(300)은 광학 부재(250) 상에 배치된다. 액정 패널(300)과 광학 부재(250) 사이, 즉, 액정 패널 상기 측면 외관화 부재(400)는 백라이트 유닛(200) 및 액정 표시 장치의 측면을 감싸도록 배치되어 일체화 시킨 액정 패널(300)은 액정층(미도시)을 사이에 두고 대향 합착된 하부 기판(301)과 상부 기판(302), 하부 기판 패널 구동부(310)는 오픈된 패드부에 연결되어 액정 패널(300)의 각 화소를 구동함으로써 액정 패널(300)에 소도 1은 본 발명의 일 예에 따른 액정 표시 장치의 사시도이다. [0015]	The liquid crystal panel (300) operates by modulating the light transmittance of the liquid crystal layer to display images, where, with the liquid crystal layer (not shown) interposed, the panel driving unit (310) is connected to the pad section provided on the lower substrate (301) to drive each pixel of the liquid crystal panel (300), thereby allowing the side appearance member (400) to be arranged to enclose the side of the backlight unit. The side appearance member (400), along with the lower case (410) of the liquid crystal panel, houses the panel driving unit (310) that bends and protrudes from the liquid crystal panel (300). In an exemplary embodiment of the present invention, the optical member (250) allows light incident from the light source (220) to be directly irradiated onto the liquid crystal panel (300), which is disposed upon the optical member (250). Between the liquid crystal panel (300) and the optical member (250), specifically, the side appearance member (400) encloses the sides of both the backlight unit (200) and the liquid crystal display device. The integrated liquid crystal panel (300) comprises a lower substrate (301) and an upper substrate (302) that are bonded facing each other with the liquid crystal layer (not shown) in between. The lower substrate panel driving unit (310) is connected to the open pad section to drive the pixels of the liquid crystal panel (300), thus achieving the effect illustrated in Figure 1 of the perspective view of the liquid crystal display device according to an exemplary embodiment of the present invention. [0015]	1
1020160053470	도 3은 본 발명의 제 1 실시예에 의한 선(Line) 형태의 역 스페이서를 포함하는 유기 발광 표시 패널의 정면도	FIG. 3 is a front view of an organic light-emitting display panel including a line-type reverse spacer according to the first embodiment of the present invention.	1
1020160141601	도 1은 본 발명에 의한 폴더블 표시 장치를 설명하기 위한 예시도이고, 도 2는 상기 폴더블 표시 장치의 구성을 [0015]	FIG. 1 is an illustrative diagram for explaining a foldable display device according to the present invention, and FIG. 2 depicts the configuration of the aforementioned foldable display device.	1
1020150191573	색상 변환 필터 기판(10)은, 기판(SUB), 색필터층(CF) 및 색변환층(CC)을 포함한다. 광원(LS)으로부터 멀어지는 광원(LS)은, 유기발광다이오드일 수 있으며, 광원(LS)으로부터 출사되는 빛은, 특별히 제한되지 않으나, 일 예 광원(LS)으로부터 출사된 빛은, 색변환층(CC), 색필터층(CF), 기판(SUB)을 순서대로 경유하여, 외부로 색변환층(CC)은, 광원(LS)과 색필터층(CF)의 사이에 배치될 수 있다. 색변환층(CC)은, 입사광 중 단파장 영역 적색 형광염료는, 녹색 파장대의 빛을 흡수하여 적색 파장대의 빛을 발광하는 물질로, 예를 들어, (Ca, Sr, 3) 광원(LS): 백색광(W)을 출사하는 유기발광다이오드 한편, 각 부화소(S-PX1, S-PX1, S-PX3) 영역의 면적이 실질적으로 동일하고, 각 색변환층(CC)의 높이가 실질적 색필터층(CF)은, 기판(SUB)과 색변환층(CC)의 사이에 개재된 소자이며, 제1 색필터부(CF1), 제2 색필터부(CF2) 기판(SUB)은, 색필터층(CF)과 색변환층(CC)이 차례대로 적층되는 색상 변환 필터 기판(10)의 기저층이며, 가시 색상 변환 필터 기판(10)은 기판(SUB) 상에 배치된 차광 패턴(BM)을 더 포함할 수 있다. 차광 패턴(BM)은, 디스 표 2는, CASE 1의 디스플레이 장치(101)의 색재현율을 측정한 결과이다. 표 4는, CASE 2의 대조군 디스플레이 장치의 색재현율을 측정한 결과이다. 상기 표 1 내지 4에 나타난 비교실험 결과를 참조하면, 도 3의 디스플레이 장치(CASE 1)은, 대조군 디스플레이No matching diagram found.	The color conversion filter substrate (10) comprises a substrate (SUB), a color filter layer (CF), and a color conversion layer (CC). The light source (LS), which can be an organic light emitting diode, is positioned to move away from the light source (LS), with the light emitted therefrom not being particularly limited. As an example, light emitted from the light source (LS) passes consecutively through the color conversion layer (CC), the color filter layer (CF), and the substrate (SUB) to the exterior. The color conversion layer (CC) may be positioned between the light source (LS) and the color filter layer (CF). The color conversion layer (CC) contains a short-wavelength red fluorescent dye from the incident light, which absorbs light in the green wavelength band and emits light in the red wavelength band, for instance, (Ca, Sr, 3). The light source (LS) is an organic light emitting diode emitting white light (W). Meanwhile, the area of each subpixel (S-PX1, S-PX1, S-PX3) region is substantially the same, and the height of each color conversion layer (CC) is substantially equal. The color filter layer (CF) is disposed between the substrate (SUB) and the color conversion layer (CC), with a first color filter portion (CF1) and a second color filter portion (CF2). The substrate (SUB) serves as the base layer on which the color filter layer (CF) and the color conversion layer (CC) are sequentially laminated, forming the visible color conversion filter substrate (10), which may further include a light-blocking pattern (BM) disposed on the substrate (SUB). The light-blocking pattern (BM) pertains to the display. Table 2 presents the measurement results of the color reproduction range of the display device (101) in CASE 1. Table 4 presents the measurement results of the color reproduction range of the comparative display device in CASE 2. Referring to the comparative experimental results shown in Tables 1 to 4, the display device in CASE 1 illustrated in Figure 3 shows comparative performance to the control display. No matching diagram found.	1
1020150177409	도 2는 본 발명의 실시예에 따른 유기발광다이오드의 구조를 개략적으로 보여주는 예시도이다. 이때, 도 2는 2스택 2피크(peak) 구조의 유기발광다이오드를 예로 들어 보여주고 있다. 도 2를 참조하면, 제 1 전극(18)과 제 2 전극(28) 및 제 1 전극(18)과 제 2 전극(28) 사이에 위치하며, 제 1 발 그리고, 제 1 발광부(31)와 제 2 발광부(32) 사이에는 N형 전하생성층(35a)과 P형 전하생성층(35b)이 위치한다. 이때, 효율 및 수명을 향상시키기 위해 제 1 발광부(31)와 제 2 발광부(32)에는 다수의 수송층 및 버퍼층이 구 제 2 발광부(32)는 제 2 정공수송층(32b), 황색-녹색 발광층(32c), 제 2 전자수송층(32d)을 포함하여 이루어진 도 4는 본 발명의 실시예에 따른 백색 유기전계발광 표시장치를 개략적으로 보여주는 블록도이다. 공개특허 10-2016-0074376 -8-도 4를 참조하면, 본 발명의 실시예에 따른 백색 유기전계발광 표시장치는 영상처리부(115), 데이터변환부 영상처리부(115)는 RGB 데이터신호(RGB)를 이용하여 평균화상레벨에 따라 최대 휘도를 구현하도록 감마전압을 타이밍제어부(113)는 영상처리부(115) 또는 데이터변환부(114)로부터 수직 동기신호(Vsync), 수평 동기신호 타이밍제어부(113)는 게이트 타이밍 제어신호(GCS)와 데이터 타이밍 제어신호(DCS)에 대응하여 데이터신호 데이터구동부(112)는 타이밍제어부(113)로부터 공급된 데이터 타이밍 제어신호(DCS)에 응답하여 타이밍제어부 게이트구동부(111)는 타이밍제어부(113)로부터 공급된 게이트 타이밍 제어신호(GCS)에 응답하여 게이트전압의 표시패널(110)은 일 예로, 적색 서브-화소(SPr), 녹색 서브-화소(SPg) 및 청색 서브-화소(SPb)를 포함하는 서브 도 5는 유기전계발광 표시장치의 서브-화소에 대한 회로 구성을 보여주는 예시도이다. 이때, 도 5에 도시된 서브-화소는 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 유기발광다이오드를 포함 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다. 백색 유기발광다이오드(WOLED)와 컬러필터(CFr, CFg, CFb)를 사용하는 방식은 적, 녹 및 청색 발광 물질을 독립 우선, 트랜지스터(TFT)로 구동 박막 트랜지스터는 반도체층(124), 게이트전극(121), 소오스전극(122) 및 드레인 반도체층(124)은 투명한 플라스틱이나 고분자 필름 등의 절연물질로 이루어진 기판(101) 위에 형성된다. 반도체층(124)은 비정질 실리콘막이나 비정질 실리콘을 결정화한 다결정 실리콘막, 산화물(oxide) 반도체, 또는 이때, 기판(101)과 반도체층(124) 사이에는 버퍼층(미도시)이 더 형성될 수 있다. 버퍼층은 기판(101)으로부터 반도체층(124) 위에는 실리콘질화막(SiNx) 또는 실리콘산화막(SiO2) 등으로 이루어진 게이트절연막(115a)이 형 게이트전극(121)과 게이트라인 및 제 1 유지전극은 저저항 특성을 갖는 제 1 금속물질, 예를 들면 알루미늄 게이트전극(121)과 게이트라인 및 제 1 유지전극 위에는 실리콘질화막 또는 실리콘산화막 등으로 이루어진 층간 소오스전극(122)과 드레인전극(123)은 소정 간격으로 이격하여 형성되어 반도체층(124)과 전기적으로 연결된다. 이때, 제 2 유지전극은 층간절연막(115b)을 사이에 두고 그 하부의 제 1 유지전극의 일부와 중첩하여 스토리지 데이터라인, 구동 전압라인, 소오스/드레인전극(122, 123) 및 제 2 유지전극은 저저항 특성을 갖는 제 2 금속물 데이터라인, 구동 전압라인, 소오스/드레인전극(122, 123) 및 제 2 유지전극이 형성된 기판(101) 위에는 보호막 보호막(115c) 위에는 컬러필터(CF)를 덮으며, 드레인전극(123)의 일부를 노출시키는 오버코트층(115d)이 형성된 다음으로, 백색 유기발광다이오드(WOLED)는 제 1 전극(118), 발광부(130) 및 제 2 전극(128)을 포함하여 구성될 이때, 본 발명의 실시예에 따른 발광부(130)는 적어도 하나의 청색 발광층과 황색-녹색 발광층을 포함하는 n(≥ 즉, 제 1 전극(118)은 오버코트층(115d) 위에 형성되고, 드레인 컨택홀을 통해 구동 박막 트랜지스터의 드레인 제 1 전극(118)은 발광부(130)에 전류(또는 전압)를 공급한다. 또한, 제 1 전극(118)은 양극(anode)으로서 역할을 수행한다. 이에 따라, 제 1 전극(118)은 일함수(work 제 1 전극(118)이 형성된 기판(101) 위에는 뱅크(bank)(115e)가 형성된다. 이때, 뱅크(115e)는 제 1 전극(118) 뱅크(115e)가 형성된 기판(101) 위에는 발광부(130)와 제 2 전극(128)이 형성된다. 즉, 발광부(130)는 제 1 전극(118)과 제 2 전극(128) 사이에 형성된다. 발광부(130)는 제 1 전극(118)으로부터 유기발광다이오드를 다층 박막구조로 제작하는 이유는 유기물질의 경우 정공과 전자의 이동도가 크게 차이가 나 발광부(130)는 전체 화소들에 걸쳐서 모두 연결된 하나의 층으로 형성될 수 있다. 이 경우에는 백색광을 발생하 공개특허 10-2016-0074376 제 2 전극(128)은 발광부(130) 위에 형성되어 발광부(130)에 전자를 제공한다. 제 2 전극(128)은 기판(101) 전체를 덮도록 형성될 수 있다. 즉, 제 1 전극(118)은 각 서브-화소별로 나누어진 이때, 본 발명의 실시예에 따른 백색 유기전계발광 표시장치는 n(≥2)스택 구조, 일 예로 제 1 발광부 위에 제 또한, 본 발명의 실시예에 따른 백색 유기전계발광 표시장치는 제 2 발광부 내에, 구체적으로 전하생성층과 황 도 8을 참조하면, 본 발명의 실시예에 따른 3스택 3피크 구조의 유기발광다이오드는 제 1 전극(118)과 제 2 전 발광부는 제 1 발광부(131)와 제 2 발광부(132) 및 제 3 발광부(133)로 구성될 수 있다. 이때, 제 1 발광부(131)와 제 2 발광부(132) 사이에는 제 1 N형 전하생성층(135a')과 제 1 P형 전하생성층 이때, 제 1 N형 전하생성층(135a')은 제 1 발광부(131)로 전자를 주입해주는 역할을 하며, 제 1 P형 전하생성층 이러한 전하생성층(135a',135a", 135b',135b")은 전자 도너(donor) 및 전자 억셉터(acceptor) 특성이 강한 여 일 예로, P형 전하생성층(135b', 135b")은 헥사아자트리페닐렌-헥사카르보나이트릴(HAT-CN)(Dipyrazino[2,3- 또한, HAT-CN과 같은 단일층으로 전하생성층(135a',135a", 135b',135b")을 구성할 수도 있다. 이와 같이 발광부를 3개로 구성하는 경우, 제 1 전하생성층(135a', 135b')은 제 1 발광부(131)와 제 2 발광부 제 1 발광부(131)는 제 1 정공수송층(131b), 청색(blue) 발광층(131c) 및 제 1 전자수송층(131d)을 포함할 수 청색 발광층(131c)은 청색 도펀트와 호스트가 포함된 발광층으로 청색 광을 출사한다. 그리고, 청색(blue) 발광층(131c) 대신에 진청색(deep blue) 발광층 또는 스카이 블루(sky blue) 발광층으로 구 청색 발광층(131c)은 형광으로 발광할 수 있으나, 인광으로 발광할 수도 있다. 청색 발광층(131c)은 적어도 하나 이상의 호스트인 혼합 호스트(mixed host)와 적어도 하나 이상의 도펀트를 포 소자의 구성에 따라 제 1 전극(118)과 제 1 정공수송층(131b) 사이에 제 1 정공주입층이 추가될 수 있다. 또한, 공개특허 10-2016-0074376 제 1 정공수송층(131b)을 단일층으로 구성할 수도 있고 2개의 층으로 구성할 수도 있다. 제 2 발광부(132)는 적색(red) 발광층(134), 황색-녹색(yellow-green) 발광층(132c) 및 제 2 전자수송층(132 황색-녹색 발광층(132c)은 적어도 하나 이상의 호스트인 혼합 호스트(mixed host)와 적어도 하나 이상의 도펀트 소자의 구성에 따라 제 2 전자수송층(132d)과 제 2 전하생성층(135a", 135b") 사이에 제 2 전자주입층이 추가될 제 3 발광부(133)는 제 3 정공수송층(133b), 청색(blue) 발광층(133c) 및 제 3 전자수송층(133d)을 포함할 수 소자의 구성에 따라 제 2 전하생성층(135a", 135b")과 제 3 정공수송층(133b) 사이에 제 3 정공주입층이 추가될 제 3 정공수송층(133b)을 단일층으로 구성할 수도 있고 2개의 층으로 구성할 수도 있다. 그리고, 청색(blue) 발광층(133c) 대신에 진청색(deep blue) 발광층 또는 스카이 블루(sky blue) 발광층으로 구 청색 발광층(133c)은 형광으로 발광할 수 있으나, 인광으로 발광할 수도 있다. 청색 발광층(133c)은 적어도 하나 이상의 호스트인 혼합 호스트(mixed host)와 적어도 하나 이상의 도펀트를 포 따라서, 청색 발광층(131c, 133c)의 청색 광과 황색-녹색 발광층(132c)의 황색-녹색 광이 혼합되어 백색 광이 또한, 본 발명은 적색 발광층(134)에 의해 세 개의 발광 피크를 가지는 3피크 구조가 된다. 세 개의 발광 피크 그리고, 황색-녹색 발광층(132c)의 발광특성은 시감 특성이 높아, 본 발명의 백색 유기발광다이오드를 통해 구 참고로, 청색 발광층 (131c, 133c)과 적색 발광층(134) 및 황색-녹색 발광층(132c)은 진공열증착 공정을 통해 이와 같이 본 발명의 실시예에 따른 백색 유기전계발광 표시장치는 3개의 발광부(131, 132, 133)로 이루어져 있 다만, 본 발명이 이에 한정된 것은 아니며, 전술한 바와 같이 본 발명은 3스택 구조 이외에 2스택, 또는 4스택 특히, 본 발명의 실시예에 따른 백색 유기전계발광 표시장치는 제 1 전하생성층(135a', 135b')과 제 2 발광부 즉, 본 발명의 적색 발광층(134)은 추가적인 발광부 내에 구비되는 것이 아니라 황색-녹색 발광층(132c)이 있는 또한, 본 발명의 실시예에 따른 적색 발광층(134)은 제 2 정공수송층을 대신할 수 있다. 즉, 본 발명의 실시예 참고로, 발광재료로는 기능적인 측면에서 크게 호스트용 물질과 게스트용 물질로 나누어 진다. 일반적으로 호스 이때, 본 발명의 실시예에 따른 적색 발광층(134)은 제 2 적색 호스트를 추가로 포함할 수 있다. 제 2 적색 호스트는 상대적으로 전자 특성이 강한 전자수송타입(또는, 전자이동타입) 호스트를 의미한다. 일 예 일 예로, 본 발명의 실시예에 따른 적색 발광층(134)은 제 1 적색 호스트와 제 2 적색 호스트가 1:9 내지 9:1의 이때, 적색 발광층(134) 내에 도펀트가 있는 경우에는 제 1 적색 호스트의 이동에 의해 접합되거나 떨어져 있는 또한, 제 1 전하생성층(135a', 135b')과 황색-녹색 발광층(132c) 사이에 적색 발광층(134)이 존재함에 따라 황 제 2 정공수송층과 유사한 에너지 준위를 가지는 제 1 적색 호스트로는 하기 식으로 표현되는 정공수송층의 재 A 또는 B의 Rn(n = 1 ~ 12)는 탄소수 6 내지 24의 치환 또는 비치환된 아릴기, 치환 또는 비치환된 탄소수 10 공개특허 10-2016-0074376 이러한 적색 발광층(134)은 하나 이상의 호스트, 즉 제 1 적색 호스트를 포함할 수 있으며, 하나 이상의 도펀트 적색 발광층(134)의 다른 호스트, 즉 제 2 적색 호스트로는 인광 호스트를 들 수 있으나, 이에 한정되는 것은 제 2 적색 호스트는 하기 화학식의 재료들을 포함할 수 있다. 공개특허 10-2016-0074376 (TAZ) 인광 호스트 치환기로서는 상기와 같은 구조의 치환기를 포함할 수 있으며, 상기 치환기의 Rn(n = 1 ~ 12)는 탄 적색 발광층(134)의 두께는 5 ~ 300Å, 바람직하게는 50 ~ 150Å을 가질 수 있다. 적색 발광층(134)은 형광 또는 인광으로 발광할 수 있다. 적색 발광층(134)에 포함되는 인광 도펀트는 Ir(piq)3(Tris(1-phenylisoquinoline)iridium(III)), 그리고, 적색 발광층(134)에 포함되는 형광 도펀트는 Rubrene(5,6,11,12-tetraphenylnaphthacene), DCJTB(4- 적색 발광층(134)의 적색 도펀트는 0.1 ~ 10%, 바람직하게는 0.5 ~ 3%의 도핑 농도를 가질 수 있다. 이하에서 이때, 도 9는 적색 발광층(R EML)이 제 1 적색 호스트(R HOST1)와 제 2 적색 호스트(R HOST2) 및 적색 도펀트 또한, 본 발명의 실시예에 따른 적색 발광층(R EML)은 제 2 정공수송층의 기능을 대체할 수 있다. 즉, 제 1 P형 본 발명은 제 2 발광부에서 황색-녹색 발광층(YG EML)이 메인 발광층이며, 적색 발광층(R EML)은 적색을 발광하 즉, 적색 발광층(R EML)은 청색 발광층과 황색-녹색 발광층(YG EML)만으로는 부족한 적색 효율을 채워주는 역할 또한, 적색 발광층(R EML)의 적색 도펀트(RD)가 황색-녹색 발광층(YG EML)으로부터 누설되는 전자를 트래핑 그리고, 도 11a와 도 11b 및 도 11c는 시야각이 0°에서 60°로 변화할 때의 색좌표 변화를 보여주는 사진이다. 이때, 도 10a와 도 11a는 적색 발광층이 없는 3스택 구조의 유기발광다이오드(비교예)에 있어, 시야각에 따른 도 10b와 도 11b 및 도 10c와 도 11c는 적색 발광층을 구비한 본 발명의 실시예에 따른 3스택 구조의 유기발광 그리고, 도 12는 시야각의 변화에 따른 색좌표 변화를 보여주는 그래프이다. 공개특허 10-2016-0074376 -18-유기전계발광 표시장치에서 방출되는 광의 0°에서 60°의 시야각 방향에 CIE 1931 색좌표 변화(△u'v')는 0.02 색좌표 변화(△u'v')가 0.020 이하가 되면, 사용자는 시야각에 따른 색변화 현상을 크게 인식하지 못한다. 참고로 색재현율(또는 색재현범위)은 어떤 입출력 장치가 재현할 수 있는 색의 범위를 뜻하는데, 색공간을 어떻 컬러의 주요 속성을 2차원 평면에서 표시하는 경우와 3차원 입체 공간에서 표시하는 것은 매우 큰 차이가 있다. 그리고, 같은 2차원 평면 공간이라 하더라도 색의 속성을 어떻게 정의하느냐에 따라서 공간의 형태가 달라진다. 1931년 이래로 현재까지도 사용되고 있는 CIE xy 색공간의 경우 시감적 색차와 수치적 색차의 차이가 심해 이를 도 10a와 도 11a 및 도 12를 참조하면, 비교예의 경우 시야각이 0°에서 60°로 변화할 때의 색좌표 변화(△ 반면에 도 10b와 도 11b 및 도 12를 참조하면, 실험예1의 경우 시야각이 0°에서 60°로 변화할 때의 색좌표 변 도 10c와 도 11c 및 도 12를 참조하면, 실험예2의 경우 시야각이 0°에서 60°로 변화할 때의 색좌표 변화(△ 따라서, 비교예에 비해 실험예1, 2의 경우 적색 발광층의 추가로 색시야각과 색재현율이 개선되는 것을 알 수 그리고, 적색 효율을 살펴보면, 비교예는 (0.666,0.330), 실험예1 및 실험예2는 (0.671, 0.325)로 측정되었다. 도 13a 및 도 13b는 파장에 따른 광 세기를 보여주는 그래프이다. 이때, 도 13a는 380nm에서 780nm의 전체 파장에 따른 광 세기를 보여주고 있으며, 도 13b는 600nm에서 650nm까 발광 스펙트럼(ElectroLuminescence Spectrum)은 발광층이 가지고 있는 고유의 색을 표시하는 광발광 피크 특히, 도 13b는 컬러필터를 투과한 후의 파장에 따른 광 세기(발광 스펙트럼)를 보여주고 있다. 이때, 전술한 바와 같이 비교예는 적색 발광층이 없는 2스택(또는 3스택) 구조의 유기발광다이오드를 예로 들고 그리고, 실험예1은 적색 발광층을 구비한 본 발명의 실시예에 따른 3스택 구조의 유기발광다이오드에 있어, 적 이때, 편의상 비교예는 실선으로 도시하며, 실험예1 및 실험예2는 각각 점선 및 일점쇄선으로 도시한다. 공개특허 10-2016-0074376 -19-도 13a를 참조하면, 비교예에 비해 실험예2의 경우 적색 파장(600 ~ 650nm)에서 광 피크가 나타나며, 광 세기가 그리고, 비교예에 비해 실험예2의 경우 청색 파장(440 ~ 480nm)에서 광 세기가 증가함을 알 수 있다. 그리고, 또한, 도 13b를 참조하면, 비교예에 비해 실험예2의 경우 적색 파장(600 ~ 650nm)에서 적색의 효율이 증가한 것 이에 비해 본 발명과 같이 적색 발광층을 추가하는 경우, 적색이 비교예에 비해 장파장 영역에 위치하므로, 색 전체적인 휘도는 8.5A에서 비교예, 실험예1 및 실험예2의 경우 각각 207, 262 및 240으로 예상된다. 따라서, 비 도 14a 및 도 14b는 시간에 따른 광 세기의 변화를 보여주는 그래프이다. 이때, 도 14a는 청색 발광층에 대한 시간에 따른 광 세기의 변화를 보여주고 있다. 도 14b는 황색-녹색 발광층 도 14a를 참조하면, 비교예에 비해 실험예1, 2의 경우 청색 발광층에 대한 광 세기가 95%가 되는 시간이 동등하 도 14b를 참조하면, 황색-녹색 발광층에 대한 수명 역시 비교예에 비해 실험예1, 2의 경우에 개선된 것을 알 수 한편, 전술한 바와 같이 적색 발광층은 하나 이상의 호스트를 포함할 수 있으며, 일 예로 2개의 호스트, 즉 제 도 15는 시야각의 변화에 따른 색좌표 변화를 보여주는 다른 그래프이다. 이때, 비교예는 전술한 바와 같이, 적색 발광층이 없는 3스택 구조의 유기발광다이오드를 예로 들고 있다. 비교 실험예3은 적색 발광층을 구비한 본 발명의 실시예에 따른 3스택 구조의 유기발광다이오드에 있어, 제 1 적색 실험예3, 4는 모두 적색 발광층의 적색 도펀트가 1%의 도핑 농도를 가진다. 도 15를 참조하면, 실험예3, 4의 경우 시야각이 0°에서 60°로 변화할 때의 색좌표 변화(△u'v')는 약 0.011인 따라서, 비교예에 비해 실험예3, 4의 경우 적색 발광층의 추가로 인해서 색시야각과 색재현율이 개선된 것을 알 도 16a 및 도 16b는 파장에 따른 광 세기를 보여주는 다른 그래프이다. 이때, 도 16a는 380nm에서 780nm의 전체 파장에 따른 광 세기를 보여주고 있으며, 도 16b는 600nm에서 650nm까 특히, 도 16b는 컬러필터를 투과한 후의 파장에 따른 광 세기(즉, 발광 스펙트럼)를 보여주고 있다. 공개특허 10-2016-0074376 -20-이때, 편의상 비교예는 실선으로 도시하며, 실험예3 및 실험예4는 각각 점선 및 일점쇄선으로 도시한다. 도 16a를 참조하면, 비교예에 비해 실험예3, 4의 경우 적색 파장(600 ~ 650nm)에서 광 세기가 다소 증가한 것을 또한, 도 16b를 참조하면, 비교예에 비해 실험예3, 4의 경우 적색의 효율이 증가한 것을 알 수 있다. 본 발명과 같이 적색 발광층을 추가하는 경우, 적색이 비교예에 비해 장파장 영역에 위치하므로, 색재현율이 향 전체적인 휘도는 8.5A에서 비교예, 실험예3 및 실험예4의 경우 각각 207, 245 및 248로 예상된다. 따라서, 비교 한편, 본 발명은 전하생성층과 적색 발광층 사이에 정공수송타입 호스트로 이루어진 보조층을 추가로 삽입하는 도 17은 본 발명의 다른 실시예에 따른 백색 유기전계발광 표시장치에 있어, 유기발광다이오드의 구조를 개략적 이때, 도 17에 도시된 본 발명의 다른 실시예에 따른 유기발광다이오드는 전하생성층과 적색 발광층 사이에 정 도 17을 참조하면, 본 발명의 다른 실시예에 따른 3스택 3피크 구조의 유기발광다이오드는 제 1 전극(218)과 제 발광부는 제 1 발광부(231)와 제 2 발광부(232) 및 제 3 발광부(233)로 구성될 수 있다. 이때, 제 1 발광부(231)와 제 2 발광부(232) 사이에는 제 1 N형 전하생성층(235a')과 제 1 P형 전하생성층 이때, 제 1 N형 전하생성층(235a')은 제 1 발광부(231)로 전자를 주입해주는 역할을 하며, 제 1 P형 전하생성층 전술한 바와 같이 이러한 전하생성층(235a',235a", 235b',235b")은 전자 도너 및 전자 억셉터 특성이 강한 여러 일 예로, P형 전하생성층(235b', 235b")은 헥사아자트리페닐렌-헥사카르보나이트릴(HAT-CN)(Dipyrazino[2,3- 또한, HAT-CN과 같은 단일층으로 전하생성층(235a',235a", 235b',235b")을 구성할 수도 있다. 이와 같이 발광부를 3개의 스택으로 구성하는 경우, 제 1 전하생성층(235a', 235b')은 제 1 발광부(231)와 제 2 제 1 발광부(231)는 제 1 정공수송층(231b), 청색 발광층(231c) 및 제 1 전자수송층(231d)을 포함할 수 있다. 청색 발광층(231c)은 청색 도펀트와 호스트가 포함된 발광층으로 청색 광을 출사한다. 그리고, 청색 발광층(231c) 대신에 진청색 발광층 또는 스카이 블루 발광층으로 구성할 수도 있다. 청색 발광층 청색 발광층(231c)은 형광으로 발광할 수 있으나, 인광으로 발광할 수도 있다. 공개특허 10-2016-0074376 -21-전술한 바와 같이 청색 발광층(231c)은 적어도 하나 이상의 호스트와 적어도 하나 이상의 도펀트를 포함할 수 소자의 구성에 따라 제 1 전극(218)과 제 1 정공수송층(231b) 사이에 제 1 정공주입층이 추가될 수 있다. 또한, 제 1 정공수송층(231b)을 단일층으로 구성할 수도 있고 2개의 층으로 구성할 수도 있다. 제 2 발광부(232)는 적색 발광층(234), 황색-녹색 발광층(232c) 및 제 2 전자수송층(232d)을 포함하는 것을 특 황색-녹색 발광층(232c)은 적어도 하나 이상의 호스트와 적어도 하나 이상의 도펀트를 포함할 수 있다. 구체적 소자의 구성에 따라 제 2 전자수송층(232d)과 제 2 전하생성층(235a", 235b") 사이에 제 2 전자주입층이 추가될 제 3 발광부(233)는 제 3 정공수송층(233b), 청색 발광층(233c) 및 제 3 전자수송층(233d)을 포함할 수 있다. 소자의 구성에 따라 제 2 전하생성층(235a", 235b")과 제 3 정공수송층(233b) 사이에 제 3 정공주입층이 추가될 제 3 정공수송층(233b)을 단일층으로 구성할 수도 있고 2개의 층으로 구성할 수도 있다. 그리고, 청색 발광층(233c) 대신에 진청색 발광층 또는 스카이 블루 발광층으로 구성할 수도 있다. 청색 발광층 청색 발광층(233c)은 형광으로 발광할 수 있으나, 인광으로 발광할 수도 있다. 청색 발광층(233c)은 적어도 하나 이상의 호스트와 적어도 하나 이상의 도펀트를 포함할 수 있다. 구체적으로, 따라서, 청색 발광층(231c, 233c)의 청색 광과 황색-녹색 발광층(232c)의 주황색 광이 혼합되어 백색 광이 구현 또한, 본 발명은 적색 발광층(234)에 의해 세 개의 발광 피크를 가지는 3피크 구조가 된다. 세 개의 발광 피크 그리고, 황색-녹색 발광층(232c)의 발광특성은 시감 특성이 높아, 본 발명의 백색 유기발광다이오드를 통해 구 공개특허 10-2016-0074376 이와 같이 본 발명의 다른 실시예에 따른 백색 유기전계발광 표시장치는 전술한 실시예에 따른 백색 유기전계발 다만, 본 발명이 이에 한정된 것은 아니며, 전술한 바와 같이 본 발명은 3스택 구조 이외에 2스택, 또는 4스택 특히, 본 발명의 다른 실시예에 따른 백색 유기전계발광 표시장치는 제 1 전하생성층(235a', 235b')과 제 2 발 즉, 본 발명의 적색 발광층(234)은 추가적인 발광부 내에 구비되는 것이 아니라 황색-녹색 발광층(232c)이 있는 또한, 본 발명의 다른 실시예에 따른 적색 발광층(234)은 제 2 정공수송층을 대신할 수 있다. 즉, 본 발명의 다 전술한 바와 같이 제 1 적색 호스트는 상대적으로 정공 특성이 강한 정공수송타입(또는, 정공이동타입) 호스트 이때, 본 발명의 다른 실시예에 따른 적색 발광층(234)은 제 2 적색 호스트를 추가로 포함할 수 있다. 제 2 적색 호스트는 상대적으로 전자 특성이 강한 전자수송타입(또는, 전자이동타입) 호스트를 의미한다. 일 예 일 예로, 본 발명의 다른 실시예에 따른 적색 발광층(234)은 제 1 적색 호스트와 제 2 적색 호스트가 1.9 내지 이때, 적색 발광층(234) 내에 도펀트가 최소한으로 도핑되어 있는 경우에는 제 1 적색 호스트의 이동에 의해 접 또한, 본 발명의 다른 실시예에 따른 제 2 발광부(232)는 제 1 전하생성층(235a', 235b')과 황색-녹색 발광층 제 2 정공수송층과 유사한 에너지 준위를 가지는 제 1 적색 호스트로는 하기 식으로 표현되는 정공수송층의 재 로 이루어질 수 있다. A 또는 B의 Rn(n = 1 ~ 12)는 탄소수 6 내지 24의 치환 또는 비치환된 아릴기, 치환 또는 비치환된 탄소수 10 L은 아릴기로, 페닐, 나프탈렌(naphthalene), 플루오렌(fluorene), 카바졸(carbazole), 페나진(phenazine), 페 제 1 적색 호스트는 하기 화학식의 재료들을 포함할 수 있다. , (CBP) (CDBP) 공개특허 10-2016-0074376 -24-(mCP) 이러한 적색 발광층(234)은 하나 이상의 호스트, 즉 제 1 적색 호스트를 포함할 수 있으며, 하나 이상의 도펀트 적색 발광층(234)의 다른 호스트, 즉 제 2 적색 호스트로는 인광 호스트를 들 수 있으나, 이에 한정되는 것은 제 2 적색 호스트는 하기 화학식의 재료들을 포함할 수 있다. 공개특허 10-2016-0074376 -25-(BAlq) 인광 호스트 치환기로서는 상기와 같은 구조의 치환기를 포함할 수 있으며, 상기 치환기의 Rn(n = 1 ~ 12)는 상기 치환기는 치환 또는 비치환, 융합 또는 비융합의 아릴기는 페닐, 나프탈렌(naphthalene), 플루오렌 적색 발광층(234)의 두께는 5 ~ 300Å, 바람직하게는 50 ~ 150Å을 가질 수 있다. 적색 발광층(234)은 형광 또는 인광으로 발광할 수 있다. 적색 발광층(234)의 적색 도펀트는 0.1 ~ 10%, 바람직하게는 0.5 ~ 3%의 도핑 농도를 가질 수 있다. 보조층(236)은 제 1 P형 전하생성층(235b')과 적색 발광층(234) 사이에 위치하여 제 1 P형 전하생성층(235b')과 보조층(236)은 적색 발광층(234)과 한꺼번에 형성하거나 따로 형성할 수 있다. 보조층(236)은 적색 발광층(234)의 제 1 적색 호스트와 동일한 정공수송타입 호스트로 구성될 수 있다. 즉, 전 보조층(236)의 두께는 10 ~ 300Å, 바람직하게는 10 ~ 150Å을 가질 수 있다. 도 18은 본 발명의 다른 실시예에 따른 유기발광다이오드의 밴드 다이어그램을 개략적으로 보여주는 도면이다. 이때, 도 18은 적색 발광층(R EML)이 제 1 적색 호스트(R HOST1)와 제 2 적색 호스트(R HOST2) 및 적색 도펀트 다만, 본 발명이 이에 한정되는 것은 아니며, 적색 발광층(R EML)은 적어도 하나 이상의 호스트와 적어도 하나 도 18을 참조하면, 본 발명의 다른 실시예에 따른 적색 발광층(R EML)에 있어, 제 1 적색 호스트(R HOST1)와 보 또한, 본 발명의 다른 실시예에 따른 적색 발광층(R EML)은 제 2 정공수송층의 기능을 대체할 수 있다. 즉, 제 전술한 바와 같이 본 발명은 제 2 발광부에서 황색-녹색 발광층(YG EML)이 메인 발광층이며, 적색 발광층(R 즉, 적색 발광층(R EML)은 청색 발광층과 황색-녹색 발광층(YG EML)만으로는 부족한 적색 효율을 채워주는 역할 또한, 적색 발광층(R EML)의 적색 도펀트(RD)와 보조층(HOST1')이 황색-녹색 발광층(YG EML)으로부터 누설되는 일 예로, 비교예는 전술한 바와 같이, 적색 발광층이 없는 3스택 구조의 유기발광다이오드를 예로 들고 있다. 실험예5의 경우 시야각이 0°에서 60°로 변화할 때의 색시야각 변화율(△u'v')은 약 0.008인 것을 알 수 있다. 118,218 : 제 1 전극 128,228 : 제 2 전극도 8은 도 7에 도시된 본 발명의 실시예에 따른 백색 유기전계발광 표시장치에 있어, 유기발광다이오드의 구조	Figure 2 is an illustrative diagram schematically showing the structure of the organic light-emitting diode according to an embodiment of the present invention. At this time, Figure 2 illustrates an example of an organic light-emitting diode having a two-stack two-peak structure. Referring to Figure 2, the structure includes a first electrode (18) and a second electrode (28) positioned between the first electrode (18) and the second electrode (28), as well as between a first light-emitting part (31) and a second light-emitting part (32), with an N-type charge generation layer (35a) and a P-type charge generation layer (35b) located therein. In order to improve efficiency and lifespan, the first light-emitting part (31) and the second light-emitting part (32) are equipped with multiple transport layers and buffer layers. The second light-emitting part (32) is composed of a second hole transport layer (32b), a yellow-green light-emitting layer (32c), and a second electron transport layer (32d). Figure 4 is a block diagram schematically showing a white organic electroluminescent display device according to an embodiment of the present invention. Referring to Figure 4, the white organic electroluminescent display device includes an image processing unit (115), a data conversion unit (114), and a timing control unit (113), which implements maximum luminance according to the average picture level using an RGB data signal by the image processing unit (115). The timing control unit (113) receives vertical sync signal (Vsync) and horizontal sync signals from the image processing unit (115) or the data conversion unit (114) and responds with a gate timing control signal (GCS) and data timing control signal (DCS) corresponding to the data signal. The data driving unit (112) responds to the data timing control signal (DCS) supplied from the timing control unit (113), while the gate driving unit (111) responds to the gate timing control signal (GCS) supplied from the timing control unit (113) to control the gate voltage. Display panel (110), as an example, includes red sub-pixels (SPr), green sub-pixels (SPg), and blue sub-pixels (SPb). Figure 5 is an illustration showing the circuit configuration for sub-pixels of the organic electroluminescent display device. Here, the sub-pixels shown in Figure 5 include a switching transistor, a driving transistor, a capacitor, and an organic light-emitting diode (OLED), which operates to emit light depending on the driving current formed by the driving transistor (DR). A method using a white organic light-emitting diode (WOLED) and a color filter (CFr, CFg, CFb) allows for the independent driving of red, green, and blue light-emitting materials with a thin-film transistor (TFT). The thin-film transistor is formed with a semiconductor layer (124), a gate electrode (121), a source electrode (122), and a drain electrode (123) that are electrically connected at predetermined intervals on a substrate (101) made of insulating material such as transparent plastic or polymer film. A buffer layer (not shown) can further be formed between the substrate (101) and the semiconductor layer (124). A gate insulating layer (115a) comprising a silicon nitride film (SiNx) or a silicon oxide film (SiO2) is formed on the semiconductor layer (124). The gate electrode (121) and the interlayer between the gate line and the first holding electrode, having a low resistance property such as the first metal material (e.g., aluminum), are formed on the gate electrode (121) and the gate line, while the source electrode (122) and the drain electrode (123) are spaced apart by a predetermined distance. The second holding electrode overlaps part of the underlying first holding electrode with the interlayer insulation film (115b) in between. The data line, driving voltage line, source/drain electrodes (122,123), and second holding electrode can be formed on a substrate (101) with a protective film (115c) covering the color filter (CF). An overcoat layer (115d) exposing part of the drain electrode (123) is then formed, and subsequently, the white organic light-emitting diode (WOLED) comprising the first electrode (118), light-emitting area (130), and second electrode (128) is structured. The light-emitting area (130) according to the embodiment of the present invention includes at least one blue light-emitting layer and a yellow-green light-emitting layer. The first electrode (118) serves as an anode and supplies current (or voltage) to the light-emitting area (130), being formed on the overcoat layer (115d) and in contact with the drain electrode through a hole. Then, a bank (115e) is formed on the substrate (101) on which the first electrode (118) is formed. Subsequently, the light-emitting area (130) and the second electrode (128) are formed on the substrate (101) having the bank (115e), with the light-emitting area (130) formed between the first electrode (118) and the second electrode (128). The organic light-emitting diode structure is manufactured into a multilayer thin-film structure because the mobility of holes and electrons in organic materials differs significantly, with the light-emitting area (130) possibly being formed as a single layer connected across all pixels, potentially emitting white light. The second electrode (128) formed on the light-emitting area (130) supplies electrons to the light-emitting area (130) and may be formed to cover the entire substrate (101). The first electrode (118) is divided per sub-pixel; the white organic electroluminescent display device according to an embodiment of the present invention adopts an n(??) stack structure, for example, on the first light-emitting part. Furthermore, the white organic electroluminescent display device according to an embodiment of the present invention includes, specifically, charge generation layers and a yellow-green light-emitting layer within the second light-emitting part. Referring to Figure 8, a three-stack three-peak structure organic light-emitting diode according to an embodiment of the present invention consists of a first light-emitting part (131), a second light-emitting part (132), and a third light-emitting part (133). The first N-type charge generation layer (135a') and the first P-type charge generation layer are positioned between the first light-emitting part (131) and the second light-emitting part (132), where the first N-type charge generation layer (135a') facilitates electron injection into the first light-emitting part (131), and the first P-type charge generation layer acts similarly. The charge generation layers (135a', 135a", 135b', 135b") are constituted of materials with strong electron donor and acceptor properties, such as hexazatriphenylene-hexacarbonitrile (HAT-CN), which can be formulated as a single-layer for the charge generation layers. Constructing the light-emitting parts as three layers sees the first charge generation layer (135a', 135b') interposed between the first light-emitting part (131) and the second light-emitting part (132). The first light-emitting part (131) may include a first hole transport layer (131b), a blue light-emitting layer (131c), and a first electron transport layer (131d). The blue light-emitting layer (131c), which emits blue light, can contain a blue dopant and a host but may also be composed as a deep blue or sky blue layer and can emit either via fluorescence or phosphorescence. Specific configurations may incorporate a first hole injection layer between the first electrode (118) and the first hole transport layer (131b). The first hole transport layer (131b) could be composed as a single layer or could contain two layers. The second light-emitting part (132) may entail a red light-emitting layer (134), a yellow-green light-emitting layer (132c), and a second electron transport layer (132d), where the yellow-green light-emitting layer (132c) encompasses at least one mixed host and at least one dopant. A second electron injection layer might be installed between the second electron transport layer (132d) and second charge generation layers (135a", 135b"). The third light-emitting part (133) can contain a third hole transport layer (133b), a blue light-emitting layer (133c), and a third electron transport layer (233d). The component might also include a third hole injection layer positioned between the second charge generation layer (135a", 135b") and the third hole transport layer (133b). The third hole transport layer (133b) could be composed as a single or dual-layer configuration and, similarly, the blue light-emitting layer (133c) might be replaced by a deep blue or sky blue light-emitting layer, which can emit through fluorescence or phosphorescence. The blue light-emitting layers (131c, 133c) in conjunction with the yellow-green light-emitting layer (132c) coalesce to produce white light. The invention achieves a three-peak structure with peaks realized by the red light-emitting layer (134) as the second peak, improving visual sensitivity through a self-aligned yellow-green light-emitting layer (132c) when in its white electroluminescent form. The aforementioned examples demonstrate the white organic electroluminescent display device composed of three illuminating layers (131, 132, 133), diverging from merely being confined to a three-stack configuration but extending into two-stack or four-stack configurations too. Specifically, the white organic electroluminescent display device may be arranged with the first charge generation layer (135a', 135b') alongside the second light-emitting part. Rather than being placed within an additional light-emitting section, the red light-emitting layer (134) pertains to the location of the yellow-green light-emitting layer (132c) and might surpass the second hole transport layer, as guided by particular construction provisions. A contributing auxiliary layer, devised of a hole transport type host, is inserted amongst the charge generation layer and red light-emitting layer, enhancing functional properties to maintain the organic operations as intended, potentially involving various hosts and the option to incorporate multiple dopants. For instance, the red light-emitting layer (134) may feature a 1:9 to 9:1 ratio of a first red host to a second red host, with a designated blend for minimal doping scenarios curating the first red host's mobility to meet junction or isolation requirements. The role primarily supplements the ink in the light-emitting structures with proficient articulation, substantiated by documented performance indices and measured enhancements in color viewing angles and color reproduction rate metrics, indicative of superior efficiency upon the inclusion of red light-emitting layers.	1
1020170125798	비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한 도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(100)를 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 유기 발광 표시 장치(100)는 복수의 화소(P)를 포함하는 표시 패널(110), 복수의 화소(P) 각 타이밍 컨트롤러(120)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(110)의 크기 및 해상도에 적합하게 게이트 드라이버(130)는 타이밍 컨트롤러(120)로부터 공급된 게이트 제어 신호(GCS)에 따라 게이트 라인(GL)에 공개특허 10-2018-0003380 데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터 공급된 데이터 제어 신호(DCS)에 따라 영상 데이터(RGB)를 표시 패널(110)에서 복수의 게이트 라인(GL) 및 복수의 데이터 라인(DL)이 서로 교차되고, 복수의 화소(P) 각각 또한, 화소(P) 각각은 유기 발광 소자 및 유기 발광 소자의 구동을 제어하는 화소 구동 회로를 포함한다. 여기 이와 같이 유기 발광 표시 장치(100)는 화소 구동회로에 구동 TFT 및 스위칭 TFT를 포함하고, 구동 TFT 및 스위 구체적으로, 멀티 타입의 TFT를 포함하는 유기 발광 표시 장치(100)에서는 다결정 반도체 물질을 액티브층으로 또한, 멀티 타입의 TFT를 포함하는 유기 발광 표시 장치(100)에서는 산화물 반도체 물질을 액티브층으로 하는 이하, 본 발명의 화소를 구체적으로 설명한다. 도 2는 도 1에 도시된 화소의 구동 회로도이다. 도 2를 참조하면, 화소(1)는 유기 발광소자(OLED)와, 4개의 트랜지스터와, 3개의 커패시터를 구비하여 유기 발 -9-구체적으로, 화소 구동 회로(200)는 구동 트랜지스터(DT), 제1 내지 제3 스위칭 트랜지스터(T1~ T3), 그리고 제 여기서, 제1 커패시터(C1) 및 제2 커패시터(C2)는 저장 커패시터이고, 제3 커패시터는 커플링 커패시터일 수 있 구동 TFT(DT)는 제1 스위칭 TFT(T1)와 연결된 제1 노드(N1)인 게이트 노드, 제2 스위칭 TFT(T2)와 연결된 제2 구체적으로, 구동 TFT(DT)의 게이트 노드는 데이터 전압(Vdata) 또는 기준 전압(Vref)을 공급하는 데이터 라인 이에 따라, 발광 제어 신호(EM)에 의해 제3 스위칭 TFT(T3)가 턴 온되고 구동 TFT(DT)도 턴 온되면, 구동 제1 스위칭 TFT(T1)는 제1 스캔 신호(SCAN1) 라인에 연결된 게이트 노드, 데이터 라인에 연결된 드레인 노드 및 이에 따라, 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제1 스위칭 TFT(T1)는 턴 온되어 데이터 전압(Vdata) 또 제2 스위칭 TFT(T2)는 제2 스캔 신호(SCAN2) 라인에 연결된 게이트 노드, 초기화 전압(Vinit) 라인에 연결된 드 이에 따라, 제2 스캔 신호(SCAN2)가 하이 상태인 경우, 제2 스위칭 TFT(T2)는 턴 온되어 초기화 전압(Vinit)을 제3 스위칭 TFT(T3)는 발광 제어 신호(EM) 라인에 연결된 제3 노드(N3)인 게이트 노드, 고전위 전압(VDD) 라인 이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제3 스위칭 TFT(T3)는 턴 온되어 고전위 전압(VDD)을 구동 제1 커패시터(C1) 및 제2 커패시터(C2)는 구동 TFT(DT)의 게이트 노드 또는 소스 노드에 인가되는 전압을 저장 제1 커패시터(C1)는 구동 TFT(DT)의 게이트 노드인 제1 노드(N1) 및 구동 TFT(DT)의 소스 노드인 제2 노드(N2) -10-예를 들어, 제1 커패시터(C1)는 제1 노드(N1) 및 제2 노드(N2)의 전압 차이로 구동 TFT(DT)의 문턱 전압(Vth)을 도 2를 참조하면, 본 발명의 일 실시예에 따른 화소 구동 회로(200)의 제3 커패시터(C3)는 제3 스위칭 TFT(T3) 이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제1 커패시터(C1) 와 제3 커패시터(C3)의 커패시터 커플링 따라서, 발광 제어 신호(EM)가 제3 스위치 TFT(T3)를 턴-온 시키면, 고전위 전압(VDD)이 구동 TFT(DT)의 드레인 그 결과, 구동 TFT(DT)의 Vgs에 의해 유기 발광 소자에 흐르는 전류는(Ioled)가 조절되고, Ioled에 의해 유기 따라서, 커패시터 커플링에 의해 구동 TFT(DT)의 게이트 노드에 걸리는 전압의 빠른 증가는 유기 발광 소자에 여기서, Q1 및 Q2는 전하량이고, C1 및 C2는 커패시터 이다. [수학식 1]을 검토해 보면, [수학식 1]에서 보여주 도 2를 참조하면, 본 발명의 화소 구동회로(200)에서는 제1 커패시터(C1) 및 제3 커패시터(C3)의 영향을 받아 도 3은 도 2에 도시된 화소 구동회로(200)에 입력되는 신호 및 이에 따른 개략적인 출력 신호를 나타내는 파형 도 3을 참조하면, 리프레시 구간은 초기화 구간(t1), 샘플링 구간(t2), 프로그래밍 구간(t3) 및 발광 구간(t4) 공개특허 10-2018-0003380 도 3에서는 초기화 구간(t1), 샘플링 구간(t2), 프로그래밍 구간(t3) 및 발광 구간(t4) 각각이 동일한 시간 동 먼저, 초기화 구간(t1)이 시작되는 순간 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 라이징되어 하이 상 이에 따라, 제1 스위칭 TFT(T1)에 의해 데이터 라인으로부터 기준 전압(Vref)이 제1 노드(N1)에 공급된다. 초기 샘플링 구간(t2) 동안, 제1 스캔 신호(SCAN1)는 하이 상태로 유지되고, 제2 스캔 신호(SCAN2)는 로우 상태를 유 샘플링 구간(t2) 동안, 턴 온된 제1 스위칭 TFT(T1)를 통해 기준 전압(Vref)이 제1 노드(N1)로 계속하여 공급되 이어서, 샘플링 구간(t2) 동안 발광 제어 신호(EM)가 하이 상태로 공급됨으로써, 제3 스위칭 TFT(T3)가 턴 온되 즉, 샘플링 구간(t2) 동안 제1 노드(N1)의 전압은 기준 전압(Vref)으로 유지되지 않고, 제3 커패시터(C3)의 커 여기서, 소스 팔로워(source-follower) 방식에 의해 구동 TFT(DT)의 게이트-소스 간 전압(이하, Vgs라 함)은 구 프로그래밍 구간(t3) 동안 제1 스캔 신호(SCAN1)는 하이 상태로 유지되고, 제2 스캔 신호(SCAN2)는 로우 상태를 이에 따라, 샘플링 구간(t2)에서 샘플링된 구동 TFT(DT)의 문턱 전압(Vth) 및 제3 커패시터(C3)의 커플링에 의 또한, 프로그래밍 기간(t3) 동안, 제1 노드(N1)에 데이터 전압(Vdata)이 공급됨으로써, 제1 노드(N1)의 전압이 따라서, 프로그래밍 구간(t3) 동안 제1 노드(N1)에 데이터 전압(Vdata)이 공급됨으로써, 제1 노드(N1)의 전압 공개특허 10-2018-0003380 예를 들어, 제3 커패시터(C3)의 커플링에 의해 V’ref 전압이 데이터 전압(Vdata)과 바슷한 전압으로 상승하게 발광 구간(t4) 동안, 구동 TFT(DT)의 Vgs에 의해 유기 발광 소자에 흐르는 전류(Ioled)가 조절되고, Ioled에 의 여기서, k는 화소 회로(200)의 다양한 요인이 반영된 비례 상수이고, C’= C1/(C1+C2)이다. [수학식 2]을 검토 종래에는, 발광 구간(t4)에서 발광 제어 신호(EM)가 인가된 이후, 화소 회로(200) 내의 기생 용량 또는 화소 내 도 3을 참조하면, 발광 구간(t4) 동안, 제1 스캔 신호(SCAN1)는 로우 상태로 되고, 제2 스캔 신호(SCAN2)도 로 이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제3 스위칭 TFT(T3)는 턴 온되어 고전위 전압(VDD)을 구동 발광 구간(t4) 동안, 턴 온된 제3 스위칭 TFT(T3)를 통해 고전위 전압(VDD)이 구동 TFT(DT)의 드레인 노드로 공 도 4에 도시된 화소 회로는 도 2에 도시된 화소 구동회로에서 제3 커패시터의 배치가 다를 뿐, 나머지 구성은 도 4을 참조하면, 화소 구동회로(300)는 구동 TFT(DT), 3개의 스위칭 TFT 및 제1 커패시터(C1), 제2 커패시터 제3 커패시터(C3)는 제3 스위칭 TFT(T3)의 게이트 노드인 제3 노드(N3) 및 구동 TFT(DT)의 드레인 노드인 제4 -13-이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제3 커패시터(C3)에 의해 제3 노드(N3)와 제4 노드(N4) 사 또한, 구동 TFT(DT)의 게이트 노드 인 제1 노드(N1)와 드레인 노드 인 제4 노드(N4) 사이에 기생 커패시터 이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제4 노드(N4)의 전압이 제3 커패시터(C3)의 커플링에 의해 따라서, 발광 제어 신호(EM)가 제3 스위치 TFT(T3)를 턴-온 시키면, 고전위 전압(VDD)이 구동 TFT(DT)의 드레인 또한, 제2 노드(N2)의 전압은 제1 노드(N1)의 전압에서 문턱전압(Vth)을 뺀 전압이 될 수 있다. 제2 노드(N2)의 그 결과, 구동 TFT(DT)의 Vgs에 의해 유기 발광 소자에 흐르는 전류(Ioled)가 조절되고, Ioled에 의해 유기 발 또한, 커패시터 커플링에 의해 구동 TFT(DT)의 게이트 노드에 걸리는 전압의 빠른 증가는 Ioled가 상승하는 시 도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치에서의 Ioled 변화를 보여주는 그래프이다. 또, 도 5 도 5를 참조하면, 비교예에서는 Ioled의 딜레이가 약 350μs정도이고, Ioled의 최대 크기도 약 1nA정도이다. 반 본 발명의 실시예에 따라 커플링 커패시터인 제3 커패시터(C3) 및 기생 커패시터(Cpara)에 의해 구동 TFT(DT)의 본 발명의 다른 특징에 따르면, 구동 TFT(DT)의 게이트 노드인 제1 노드(N1)는 커플링 커패시터의 일 전극과 연 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)의 게이트 노드는 제1 스위칭 TFT(T1)의 소스 노드에 연결되어, 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)의 소스 노드인 제2 노드(N2)는 제2 스위칭 TFT(T2) 에 연결되 공개특허 10-2018-0003380 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)의 소스 노드는 제2 스위칭 TFT(T2)의 소스 노드에 연결되고, 본 발명의 또 다른 특징에 따르면, 제2 노드(N2)는 제1 저장 커패시터(C1)에 샘플링 전압을 유지하도록, 제1 노 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)의 드레인 노드는 제3 스위칭 TFT(T3)의 소스 노드에 연결되어 본 발명의 또 다른 특징에 따르면, 커플링 커패시터에 의한 제1 노드(N1)의 전압 상승은 유기 발광 소자에 흐르 본 발명의 또 다른 특징에 따르면, 제1 스위칭 TFT(T1)의 게이트 노드는 제1 스캔 신호 라인에 연결되어, 제1 본 발명의 또 다른 특징에 따르면, 제1 스위칭 TFT(T1)는 데이터 전압(Vdata) 또는 기준 전압(Vref)을 제1 노드 본 발명의 또 다른 특징에 따르면, 제2 스위칭 TFT(T2)의 게이트 노드는 제2 스캔 신호 라인에 연결되어, 제2 본 발명의 또 다른 특징에 따르면, 제2 스위칭 TFT(T2)는 초기화 전압(Vinit)을 제2 노드(N2)에 공급하는 것을 본 발명의 또 다른 특징에 따르면, 제3 스위칭 TFT(T3)의 게이트 노드는 제3 노드(N3) 이며, 발광 제어 신호 라 본 발명의 또 다른 특징에 따르면, 제3 스위칭 TFT(T3)는 고전위 전압(VDD)을 구동 TFT(DT)의 드레인 노드에 공 본 발명의 또 다른 특징에 따르면, 커플링 커패시터는 제3 스위칭 TFT(T3)의 게이트 노드인 제3 노드(N3)와 구 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)의 게이트 노드 인 제1 노드(N1)와 구동 TFT(DT)의 드레인 노드 본 발명의 또 다른 특징에 따르면, 구동 TFT(DT)는 LTPS TFT 인 것을 특징으로 한다. 본 발명의 또 다른 특징에 따르면, 제1 내지 제3 스위칭 TFT(T1~T3)는 Oxide 반도체 TFT인 것을 특징으로 한다. 이하에서는, 본 발명의 일 실시예에 따른 커플링 커패시터 및 구동 TFT(DT)의 기생 커패시터(Cpara)를 이용하여 본 발명의 다른 특징에 따르면, 초기화 기간(t1)에 제1 스위칭 TFT(T1) 및 제2 스위칭 TFT(T2)는 턴 온되고, 제 본 발명의 또 다른 특징에 따르면, 샘플링 기간(t2)에 제1 스위칭 TFT(T1) 및 제3 스위칭 TFT(T3)는 턴 온되고, 본 발명의 또 다른 특징에 따르면, 제3 스위칭 TFT(T3)의 턴-온에 의하여 제1 저장 커패시터(C1)와 커플링 커패 본 발명의 또 다른 특징에 따르면, 프로그래밍 기간(t3)에 제1 스위칭 TFT(T1)는 턴 온되고, 제2 스위칭 공개특허 10-2018-0003380 본 발명의 또 다른 특징에 따르면, 제1 스위칭 TFT(T1)의 턴 온에 의하여 제1 노드(N1)의 전압이 변동되고, 제2 본 발명의 또 다른 특징에 따르면, 발광 기간(t4)에 제1 스위칭 TFT(T1) 및 제2 스위칭 TFT(T2)는 턴 오프되고, 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실 100: 유기 발광 표시 장치도 2는 본 발명의 일실시예에 따른 유기 발광 표시 장치에서 하나의 화소 구동회로를 나타내는 회로도이다.	Although terms like first, second, etc., are used to describe various components, these terms should not limit the components by them. Fig. 1 is a schematic block diagram for explaining an organic light-emitting display device (100) according to an embodiment of the present invention. Referring to Fig. 1, the organic light-emitting display device (100) includes a display panel (110) containing a plurality of pixels (P), wherein each timing controller (120) adapts the image data (RGB) received from external sources to fit the size and resolution of the display panel (110). Subsequently, the gate driver (130) opens gate lines (GL) in accordance with gate control signals (GCS) supplied from the timing controller (120), while the data driver (140) transfers the image data (RGB) from the timing controller (120) onto the display panel (110) using data control signals (DCS) along intersecting gate lines (GL) and data lines (DL). Each pixel (P) also contains an organic light-emitting diode and a pixel driving circuit to control the diode's operation. Within an organic light-emitting display device (100), incorporating multiple types of TFTs, the driving circuit includes a driving TFT and a switching TFT. Specifically, employing polycrystalline semiconductor material or oxide semiconductor material as active layers for these TFTs is disclosed. Fig. 2 illustrates a driving circuit of the pixel shown in Fig. 1. Referring to Fig. 2, the pixel driving circuit (200) includes a driving transistor (DT), first to third switching transistors (T1 to T3), and capacitors where the first capacitor (C1) and the second capacitor (C2) serve as storage capacitors, and the third capacitor as a coupling capacitor. Here, the gate node of the driving TFT (DT) connects to the first switching TFT (T1), and the source node connects to the second switching TFT (T2). Specifically, the data line may supply data voltage (Vdata) or reference voltage (Vref) to the gate node of the driving TFT (DT). When the emission control signal (EM) toggles the third switching TFT (T3) and the driving TFT (DT) to the on-state, the gate voltage (Vgs) controls the current (Ioled) through the organic light-emitting element by the coupling effect of the capacitors C1 and C3. As Fig. 2 demonstrates, the rapid increase in gate voltage by capacitor coupling enhances the current through the organic light-emitting element. Notably, Q1 and Q2 denote charges, and C1 and C2 represent capacitors. Examining [Equation 1], as seen in Fig. 2, the pixel driving circuit (200) demonstrates the effect of capacitors C1 and C3. Fig. 3 depicts input signals and resultant output waveforms for the pixel driving circuit (200) shown in Fig. 2, divided into initialization (t1), sampling (t2), programming (t3), and emission (t4) periods, each equal in duration. During the initialization period (t1), scan signals SCAN1 and SCAN2 rise and supply reference voltage (Vref) from the data line through T1. During sampling period (t2), SCAN1 remains high, and the sampled threshold voltage (Vth) of the driving TFT (DT) begins programming period (t3). Then, data voltage (Vdata) adjusts Vgs of the driving TFT (DT) by influencing node N1, leading to an adjusted organic light-emitting current (Ioled) during the emission period (t4). The coupling capacitor ensures Vgs stabilization. Fig. 4 maintains circuit consistency with Fig. 2, save for C3?셲 placement. The described structure relies on LTPS TFTs for the driving TFT (DT) and oxide semiconductors for switching TFTs (T1 to T3). Various features apply, including period-specific operation detailed from t1 to t4, enhancing performance against parasitic capacitance effects, as further depicted in Fig. 5, illustrating Ioled variations. According to other aspects of the invention, following initialization in t1, the routing and processing methods in sampling t2, programming t3, and emission t4 ensure enhanced operation, emphasized by adjustments to the switching and coupling techniques shown in subsequent figures, ensuring pixel driving without limitations to the disclosed embodiments. These descriptions refer to Fig. 2, outlining the pixel driving circuit as part of one example embodiment of the organic light-emitting display device.	1
1020150092495	또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 도 1은 본 발명의 일 실시예 및 다른 실시예에 따른 폴더블 표시 장치의 평면도이다. 도 2는 도 1의 II-II'에 본 발명의 다른 실시예에 따른 폴더블 표시 장치(100)는 백 플레이트부(140), 프레임(150) 및 접착력이 상이한 표시 패널(130)은 영상이 구현되는 패널로, 영상을 구현하기 위한 표시 소자와 표시 소자를 구동하기 위한 표시 패널(130)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 그리고 표시 패널(130)은 폴딩 영역(FA) 및 회로부는 전계 발광 소자를 구동하기 위한 다양한 박막 트랜지스터, 커패시터 및 배선 등을 포함할 수 있다. 예 한편, 표시 패널(130)은 표시 영역(AA) 및 비표시 영역(NA)으로도 정의될 수 있으나, 폴딩 영역(FA) 및 비폴딩 폴딩 영역(FA)은 표시 패널(130)이 폴딩 축(FX)을 기준으로 폴딩되는 영역으로, 표시 패널(130)이 폴딩된 경우 비폴딩 영역(NFA)은 표시 패널(130)이 평평한 상태를 유지하는 영역이다. 비폴딩 영역(NFA)은 표시 영역(AA)의 도 2를 참조하면, 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)의 표시 패널(130) 하부에 백 플레이트부 부연 설명하면, 백 플레이트부(140)는 표시 패널(130)을 지지할 뿐만 아니라, 표시 패널(130)을 외부의 습기, 한편, 백 플레이트부(140)는 제1 백 플레이트(141) 및 제1 백 플레이트(141)와 상이한 특성을 가지는 제2 백 플 예를 들어, 제1 백 플레이트(141) 또는 제2 백 플레이트(142) 중 어느 하나는 플라스틱 재료 또는 연질 재료로 본 발명의 다른 실시예에 따른 폴더블 표시 장치(100)는 표시 패널(130) 상에 배치된 제1 접착부(161), 커버 윈 구체적으로, 폴더블 표시 장치(100)가 평평한 상태일 경우, 폴더블 표시 장치(100)의 각 구성들의 엣지의 위치 이하 설명의 편의를 위해서 평평한 상태의 폴더블 표시 장치(100)의 각 구성들의 엣지를 “초기 위치”로 정의 도 3을 참조하면, 프레임(150)은 지지부(151) 및 폴딩부(152)를 포함한다. 지지부(151)는 평평한 상태를 유지하 폴딩부(152)는 가요성의 영역으로, 폴딩 영역(FA)에 포함된다. 폴더블 표시 장치(100)가 접히는 경우, 폴딩부 폴딩부(152)에 복수의 개구부(152H)가 배치될 수 있다. 복수의 개구부(152H)에 의해서 프레임(150)의 폴딩부 한편, 도 2에서는 프레임(150)의 폴딩부(152)에만 복수의 개구부(152H)가 배치된 것으로 도시하였으나, 복수의 도 2를 참조하면, 접착부(160)는 폴더블 표시 장치(100)의 다른 구성들 사이에 배치되어 각각의 구성을 다른 구 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)의 접착부(160)는 적어도 제2 접착부(162)를 포함한다. 제2 접착부(162)는 표시 패널(130) 하부에 배치되는 접착층들을 의미한다. 구체적으로, 제2 접착부(162)는 표시 제2 접착부(162)의 접착층들은 제1 부분(162a) 및 제1 부분(162a)보다 접착력이 약한 제2 부분(162b)을 포함한 이하에서는 제2 접착부(162)의 제1 부분(162a) 및 제2 부분(162b)에 대한 보다 상세한 설명을 위해 도 4를 함께 도 4는 본 발명의 일 실시예 및 다른 실시예에 따른 폴더블 표시 장치의 제2 접착부의 평면도이다. 도 4를 참조하면, 제2 접착부(162)의 제1 부분(162a)은 폴딩 영역(FA)과 폴딩 영역(FA)과 인접한 비폴딩 영역 제2 접착부(162)의 제2 부분(162b)은 제1 부분(162a)의 주변 영역에 배치된다. 제2 부분(162b)은 비폴딩 영역 제2 부분(162b)은 엣지 패턴(edge pattern)을 포함한다. 제2 부분(162b)이자 엣지 패턴의 장변은 폴딩 영역(F 제2 부분(162b)의 엣지 패턴은 폴딩 축(FX)을 따라서 제1 부분(162a)의 양측으로 연장된 영역일 수 있다. 그러 제2 접착부(162)의 제1 부분(162a)과 제2 부분(162b)의 젖음성(wetting) 및 가교 밀도(cross-linking densit 제1 부분(162a)의 면적은 제2 부분(162b)의 면적보다 넓을 수 있다. 제1 부분(162a)은 제2 부분(162b)과 비교하 제1 부분(162a) 대비 제2 부분(162b)의 접착력을 상대적으로 더 약화시키기 위해 제2 부분(162b)에 추가적인 구 예를 들어, 제2 접착부(162)는 아크릴계 수지, 폴리(메타) 아크릴레이트계 수지, 비닐 수지, 스티렌 수지, 에스 그리고 제2 접착부(162)가 UV에 반응하는 경우, 상술한 제2 접착부(162)의 물질에 UV에 반응하는 광개시제 등의 그리고 광개시제가 포함된 제2 접착부(162)에 UV를 조사하는 경우, 광개시제는 라디칼을 발생시켜 제2 접착부 한편, 제2 접착부(162)가 열에 반응하는 경우, 제2 접착부(162)에 열에 반응하는 열경화제 등의 첨가제가 더 포 그리고 열경화제가 포함된 제2 접착부(162)에 열을 가하는 경우, 제2 접착부(162)를 이루는 물질이 경화되어 가 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)는 인 폴딩(in-folding) 및/또는 아웃 폴딩(out-folding)될 폴더블 표시 장치(100)가 아웃 폴딩(out-folding)되는 경우, 폴더블 표시 장치(100)는 폴딩 영역(FA) 양측의 비 한편, 폴더블 표시 장치(100)가 폴딩될 때, 폴더블 표시 장치(100)의 각 구성들은 서로 슬립(slip)되어, 폴더블 이때, 폴더블 표시 장치(100)의 각 구성들 사이에 배치된 접착부(160)의 접착층은 각 구성들의 엣지의 돌출 정 이하에서는 도 5a 및 도 5b를 참조하여 본 발명의 일 실시예 및 다른 실시예에 따른 폴더블 표시 장치(100)가 도 5a는 본 발명의 일 실시예 및 다른 실시예에 따른 폴더블 표시 장치가 인 폴딩(in-folding)된 단면도이다. 먼저, 도 5a를 참조하면, 폴더블 표시 장치(100)가 인 폴딩된 경우, 폴더블 표시 장치(100)의 각 구성들이 슬립 단지 설명의 편의를 위해서 도 5a에서는 폴더블 표시 장치(100)가 평평한 상태에서 각 구성들의 엣지는 서로 수 이하, 단지 설명의 편의를 위해 폴딩 시, 폴딩되어 서로 마주보는 폴더블 표시 장치(100)의 구성 요소를 최하부 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)가 폴딩되면, 폴딩에 의해 가해지는 응력에 의해 표시 패널 따라서, 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)의 인 폴딩 시, 폴더블 표시 장치(100)의 표시 패널 본 발명의 다른 실시예에 따른 폴더블 표시 장치(100)가 폴딩 시 커버 윈도우(110)의 엣지가 최외측에 커버 윈도우(110)의 상에 배치된 편광층(120)의 엣지는 커버 윈도우(110)의 엣지보다 내측으로 슬라이딩 될 수 도 5b를 참조하면, 폴더블 표시 장치(100)가 아웃 폴딩된 된 경우도 마찬가지로 폴더블 표시 장치(100)의 각 구 폴더블 표시 장치(100)가 폴딩되면, 폴딩에 의해 가해지는 응력에 의해 프레임(150)의 엣지가 최외측에 배치되 예를 들어, 프레임(150)의 상에 배치된 제2 백 플레이트(142)의 엣지는 프레임(150)의 엣지보다 내측으로 슬라 정리하면, 커버 윈도우(110), 편광층(120), 표시 패널(130), 백 플레이트부(140) 및 프레임(150)의 엣지들이 폴 그리고 도 4를 참조하여 상술한 바와 같이, 폴더블 표시 장치(100)의 폴딩 시, 폴더블 표시 장치(100)의 각 구 한편, 접착부(160) 상부의 구성과 하부의 구성의 물리적 특성이 상이할수록, 슬립이 더 많이 일어날 수 있다. 예를 들어, 제1 백 플레이트(141)가 강성 재료로 이루어지는 경우, 폴더블 표시 장치(100)의 폴딩 시 강성 및 반면, 제2 백 플레이트(142)가 연질 재료로 이루어지는 경우, 폴더블 표시 장치(100)의 폴딩 시 강성 및 영률이 제1 백 플레이트(141)와 제2 백 플레이트(142) 사이의 제2 접착부(162)는 제1 백 플레이트(141)와 제2 백 플레 상술한 바와 같이, 접착부(160)의 접착력이 강할수록 접착부(160)는 각 구성들이 슬립되는 정도가 작아지도록 따라서, 제1 부분(162a) 및 제2 부분(162b)을 포함하는 제2 접착부(162)는 강성 재료로 이루어진 제1 백 플레이 아울러, 제2 접착부(162)는 강성 재료로 이루어진 프레임(150) 상에 배치되어, 프레임(150)과 제2 백 플레이트 따라서, 제2 접착부(162)는 강성 재료로 이루어진 구성과 강성 재료로 이루어지지 않은 구성 사이에 배치되어 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)는 상이한 접착력을 가지는 접착부, 즉, 상이한 접착력을 가 제2 접착부(162)가 표시 패널의 하부(130)에 배치됨으로써, 표시 패널(130) 하부에 배치된 강성 재료, 예를 들 다시 도 5a 및 도 5b를 참조하면, 본 발명의 다른 실시예에 따른 폴더블 표시 장치(100)는, 표시 패널(130) 상 폴더블 표시 장치(100)의 표시 패널(130) 상에 제1 접착부(161)에 의해서 고정되는 편광층(120) 및/또는 커버 제1 접착부(161)는 표시 패널(130) 상에 배치되는 적어도 하나의 접착층을 의미한다. 구체적으로, 제1 접착부 커버 윈도우(110)는 커버 윈도우(110) 하부의 편광층(120), 표시 패널(130) 등을 외부의 충격, 습기, 열 등으로 단, 이에 제한되지 않으며 커버 윈도우(110)는 박형의 플렉서블한 특성을 갖는 유리일 수 있다. 박형의 유리의 한편, 커버 윈도우(110)는 외부의 충격으로 인한 크랙을 저감하기 위해, 영률(Young's Modulus)이 큰 재질, 즉 커버 윈도우(110) 하부에 편광층(120)이 배치될 수 있다. 편광층(120)은 외부 광의 반사를 저감할 수 있다. 예 표시 패널(130)은 박막 트랜지스터, 배선, 및 전계 발광 소자 등에 적용되는 다양한 금속, 유기 및 무기 물질을 몇몇 실시예에서는, 표시 패널(130) 상에 터치 패널이 더 배치될 수 있다. 터치 패널은 폴더블 표시 장치(100) 제1 접착부(161)는 접착력이 동일한 접착층들로 형성될 수 있다. 제1 접착부(161)는 표시 패널(130) 전체와 편 -13-만약, 제2 접착부(162)와 유사한 기능의 접착층이 표시 패널(130)과 편광층(120) 및 커버 윈도우(110)를 접착할 부연 설명하면, 커버 윈도우(110)는 표시 패널(130)의 표면 강도 또는 사용 환경에 따라 취사 선택될 수 있다. 커버 윈도우(110)는 상술한 바와 같이 폴딩이 가능하도록 매우 얇은 두께를 가질 수 있다. 얇은 두께를 갖는 커 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)에서는 표시 패널(130) 하부에 강성 구조를 도입하여 폴더블 다만, 적어도 하나가 강성 재료로 이루어진 백 플레이트부(140) 및 강성 재료로 이루어진 프레임(150)의 강성 이에, 본 발명의 일 실시예에 따른 폴더블 표시 장치(100)는 접착부(160)의 접착층 중 적어도 하나 이상의 접착 도 6은 본 발명의 또 다른 실시예에 따른 폴더블 표시 장치의 단면도이다. 도 6의 폴더블 표시 장치(600)는 도 도 6을 참조하면, 백 플레이트부(640)는 제1 백 플레이트(141), 제2 백 플레이트(142) 및 제3 백 플레이트(64 백 플레이트부(640)가 제1 백 플레이트(141), 제2 백 플레이트(142) 및 제3 백 플레이트(643)의 다층 구조로 이 제1 백 플레이트(141), 제2 백 플레이트(142) 및 제3 백 플레이트(643) 중 일부는 동일한 물질로 이루어질 수도 공개특허 10-2020-0019000 이때, 제1 백 플레이트(141), 제2 백 플레이트(142) 및 제3 백 플레이트(643) 중 적어도 어느 하나는 강성 재료 한편, 제2 백 플레이트(142)와 제3 백 플레이트(643)가 유사한 영률의 재질로 이루어진 경우, 제2 백 플레이트 다만, 제2 백 플레이트(142)와 제3 백 플레이트(643)처럼 영률 등이 크게 차이나지 않고, 물리적 특성이 유사한 도 7을 참조하면, 제2 접착부(762)의 제2 부분(762b)은 복수의 라인 패턴을 포함한다. 즉, 제2 부분(762b)은 복 한편, 도 8에서는 제2 부분(862b)의 복수의 도트 패턴이 등간격으로 배치되고, 이웃한 행의 도트 패턴과는 엇갈 본 발명의 또 다른 실시예에 따른 폴더블 표시 장치는 제2 접착부(762, 862, 962)의 제2 부분(762b, 862b, 본 발명의 또 다른 특징에 따르면, 제2 부분은 표시 영역의 적어도 일부분에 더 중첩하고, 표시 영역의 적어도 본 발명의 또 다른 특징에 따르면, 제2 부분은 엣지 패턴을 포함하고, 엣지 패턴의 장변은 폴딩 영역의 폴딩 축 공개특허 10-2020-0019000 본 발명의 또 다른 특징에 따르면, 엣지 패턴의 접착력은 폴딩 영역으로부터 멀어질수록 점진적으로 감소하고, 본 발명의 또 다른 특징에 따르면, 백 플레이트부 하부에서 백 플레이트부 및 표시 패널을 지지하는 프레임을 본 발명의 다른 특징에 따르면, 제1 부분의 가교 밀도 및 제2 부분의 가교 밀도는 상이할 수 있다. 본 발명의 또 다른 특징에 따르면, 제1 부분은 폴딩 축에 중첩하고, 제2 부분은 폴딩 축과 이격되어 폴딩 축과 본 발명의 또 다른 특징에 따르면, 표시 패널은 사용자에게 시인되는 시인 영역 및 사용자에게 시인되지 않는 본 발명의 또 다른 특징에 따르면, 백 플레이트부 각각은 서로 다른 모듈러스를 갖는 물질로 이루어질 수 있다. 이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실 100, 600: 폴더블 표시 장치도 2는 도 1의 II-II'에 따른 단면도이다.	Furthermore, terms such as "first" and "second" are used to describe various components, but these components are not limited by these terms in the figures. Figure 1 is a plan view of a foldable display device according to an embodiment and another embodiment of the present invention, and Figure 2 is a cross-sectional view taken along line II-II' of Figure 1. The foldable display device 100 according to another embodiment of the present invention includes a back plate section 140, a frame 150, and an adhesive panel 130 with variable adhesive strength, where the display panel 130 serves as a component for implementing images, and it comprises a display area (AA) and a non-display area (NA). The display panel 130 further encompasses a folding area (FA) and may include various thin-film transistors, capacitors, and wiring for driving an electroluminescent device. The display panel 130, though it can be defined by the display and non-display areas, also includes a folding area (FA) and a non-folding folding area (FA), which are regions where the display panel 130 folds about a folding axis (FX), and in a folded state, the non-folding area (NFA) is where the display panel 130 remains flat. Referring to Figure 2, further explanation of the back plate section beneath the display panel 130 of the foldable display device 100 according to an embodiment of the invention shows that the back plate section 140 not only supports the display panel 130 but also protects it from moisture. The back plate section 140 includes a first back plate 141 and a second back plate 142 with different properties. For instance, one of the first back plate 141 or the second back plate 142 may be made of plastic or a soft material. According to another embodiment of the invention, the foldable display device 100 features a first adhesive part 161 situated over the display panel 130. Specifically, when the foldable display device 100 is in a flat state, the edge positions of each component are defined as "initial positions" for ease of explanation. Referring to Figure 3, the frame 150 comprises a support section 151 and a folding section 152. The support section 151 maintains a flat state, while the folding section 152, being flexible, is part of the folding area (FA). When the foldable display device 100 folds, multiple apertures 152H may be arranged in the folding section 152, allowing for flexibilty in the frame's folding section. Although Figure 2 only shows apertures in the frame's folding section 152, further configurations might present variations. The adhesive part 160 is interposed between other components of the foldable display device 100 to differentiate and fixably arrange them. The adhesive part 160 comprises at least a second adhesive section 162, indicating adhesive layers placed beneath the display panel 130. In detail, the second adhesive section 162 includes a first part 162a and a second part 162b which has a relatively weaker adhesion than the first part 162a. For a more comprehensive understanding, Figure 4 provides detail of the second adhesive section in a planar view. Referring to Figure 4, the first part 162a of the second adhesive section 162 is placed adjacent to the folding area (FA). The second part 162b surrounds the first part 162a and features an edge pattern, possibly extending along both sides of the first part 162a parallel to the folding axis (FX). The edge patterns, adhesive properties including wetting and cross-linking density of the second adhesive section 162's parts, and strategies for manipulation, such as employing acrylic or poly(meth)acrylate resins, and UV or thermal curing agents, enhance functional versatility while molding the foldable display device 100. Additionally, the foldable display device 100 supports in-folding and/or out-folding operations. For example, in out-folding, stress from folding configures the edges of the frame 150 at the outermost position. The arrangement of components like the cover window 110 and polarizing layer 120 may shift slightly, accommodating stress adjustments. Figures 5a and 5b illustrate in-folding and out-folding scenarios, providing insight into operational dynamics. In terms of structure, the cover window 110, polarizing layer 120, display panel 130, back plate section 140, and frame 150 edges may all shift slightly under folding to reduce structural stress. Additionally, variability in physical characteristics between the upper and lower components above the adhesive part 160 might influence slip rates. For instance, if the first back plate 141 is crafted from a rigid material, its stiffness can augment during folding. Meanwhile, a softer second back plate 142 can offset some of this stiffness. The adhesive section 160's tuning, incorporating different layering functions, potentially modulates slip intensities across structures, providing strength particularly at critical junctions to maintain overall integrity of the foldable device. Describing an embodiment further, Figures 6, 7, and 8 explore other structural configurations such as triple-layer back plates and intricate adhesive patterns enhancing device adaptability. This diverse design integrates back plates made from materials of differential elastic modulus, tailored for varied use cases or environmental conditions, supporting both commercial applications and adaptable usability. While further detailed descriptions are rendered through illustrative diagrams, this patent extends to encompass additional modifications and improvements to tailor device performance across myriad technological landscapes.	1
1020160109527	도 2는 본 발명의 제 1 실시예에 따른 디스플레이의 평면도	FIG. 2 is a plan view of a display according to the first embodiment of the present invention.	1
1020180094531	또한, 액정표시장치는 트위스티드-네마틱(Twisted Nematic; TN) 방식과 같이 수직전계 방식인 경우에는 하부기 또한, 상기 하부기판(151) 배면에 추가로 ITO를 형성하여 정전기 방지용으로 적용가능하므로 정전기 방지 특성 상기 박막 트랜지스터(T)를 통해 화소전극(125)에 데이터 신호가 공급되면, 공통전압이 공급된 대면적의 공통전 또한, 액정표시장치는 트위스티드-네마틱(Twisted Nematic; TN) 방식과 같이 수직전계 방식인 경우에는 하부기 또한, 상기 하부기판(251) 배면에 추가로 ITO로 구성된 투명도전층 (257)이 형성되어 있다. 이때, 상기 ITO는 그리고, 본 발명은 컬러필터 기판의 배면에 추가로 ITO를 형성하여 정전기 방지용으로 적용가능하므로 정전기도 5는 본 발명의 일 실시 예에 따른 보더리스 타입의 인셀 터치형 액정표시장치의 개략적인 단면도이다.	In addition, the liquid crystal display device, when employing a vertical electric field method such as the Twisted Nematic (TN) mode, involves forming an additional Indium Tin Oxide (ITO) on the rear surface of the lower substrate (151) for electrostatic protection, thus enhancing its electrostatic prevention characteristics. When a data signal is supplied to the pixel electrode (125) through the thin-film transistor (T), a common voltage is applied to the large-area common electrode. Likewise, in the vertical electric field configuration such as the Twisted Nematic (TN) method, a transparent conductive layer (257) composed of ITO is formed on the rear surface of the lower substrate (251). At this time, the ITO is significant in the invention as it is additionally formed on the rear surface of the color filter substrate for electrostatic protection, demonstrating its applicability in counteracting electrostatic issues. Fig. 5 is a schematic cross-sectional view of a borderless type in-cell touch liquid crystal display device according to an embodiment of the present invention.	1
1020180074364	이하, 본 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 도 1을 참조하면, 본 실시예들에 따른 유기발광표시장치(10)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인 이러한 컨트롤러(14)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이 데이터 드라이버(12)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 -8-이러한 데이터 드라이버(12)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated 게이트 드라이버(13)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라 이러한 게이트 드라이버(13)는, 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated 게이트 드라이버(13)는, 컨트롤러(14)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 데이터 드라이버(12)는, 게이트 드라이버(13)에 의해 특정 게이트 라인이 열리면, 컨트롤러(14)로부터 수신한 데이터 드라이버(12)는, 도 1에서는 유기발광표시패널(11)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 게이트 드라이버(13)는, 도 1에서는 유기발광표시패널(11)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 각 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 각 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital 각 게이트 드라이버 집적회로(GDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 유 각 게이트 드라이버 집적회로(GDIC)는 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter) 등을 포 유기발광표시패널(11)에 배치되는 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구비될 수 있다. 도 2는 본 발명의 백색 유기 발광 다이오드가 적용된 네개의 서브픽셀들이 하나의 픽셀을 구비하는 예를 보여주 도 2를 참조하면, 본 실시예들에 따른 유기발광표시패널(11)에서, 네개의 서브픽셀들, 예를 들어 레드(R), 화이 레드(R), 화이트(W), 블루(B), 그린(G) 서브픽셀들 각각은, 백색유기발광다이오드(WOLED: White Organic 백색유기발광다이오드(WOLED)는 제1전극(예: 애노드 전극), 유기층 및 제2전극(예: 캐소드 전극) 등으로 이루어 공개특허 10-2017-0080287 도 3은 각 서브픽셀을 나타내는 등가회로 예시도이며 구동회로(DC)는, 기본적으로, 구동 트랜지스터(DTR: 구동 트랜지스터(DTR)는 백색 유기발광다이오드(WOLED)로 구동 전류를 공급해줌으로써 백색유기발광다이오드 스위칭 트랜지스터(SWT)는, 구동 트랜지스터(DTR)의 게이트 노드에 해당하는 N2 노드로 데이터 전압(Vdata)을 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SWT)는, 도 2의 예시와 같이 n 타입으로 구현될 수도 있고, p 타입 한편, 본 실시예들에 따른 유기발광표시패널(11)의 경우, 레드(R), 화이트(W), 블루(B), 그린(G) 서브픽셀들 각 센싱 트랜지스터(SENT)는 백색유기발광다이오드(WOLED) 및 구동 트랜지스터(DTR) 등의 회로 소자가 갖는 고유한 레드(R), 화이트(W), 블루(B), 그린(G) 서브픽셀들 각각은, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 도 4는 종래 2 탠덤 백색 유기 발광 다이오드를 도시한 도면이다. 도 4를 참조하면, 본 발명의 백색 유기 발광 상기 제 1 스택(200)의 제 1 스택 발광층(203)은 형광 청색의 발광층을 구비하고, 상기 제 2 스택(300)의 제 2 이러한 문제를 해결하기 위하여 3 탠덤 백색 유기 발광 다이오드가 제안되었다. 도 7(a)는 종래의 3 탠덤 백색 도 5는 상기 2탠덤 백색 유기발광다이오드와 3탠덤 백색 유기발광 다이오드의 발광파장 및 세기를 비교한 도면 도 6은 본 실시예에 적용된 청색, 녹색, 적색 컬러 필터의 PL 스펙트럼을 도시한 도면이며, 상기 도 5의 백색유 -10-상기 탠덤 백색유기발광디이오드의 발광 피크는 청색과 황녹색의 혼합인 2peak 백색광이 된다. 상기 백색광을 이러한 문제를 개선하기 위하여 도 7(a)의 제 2 스택 발광층(302) 구조와 제 2 정공수송층(301) 사이에 인광 적 상기 구조2를 적용할 경우에는 적색 화소의 효율 및 색재현율을 높이는 결과를 얻을 수 있었지만, 대면적 OLED 도 8의 (a)~(c)는 본 발명의 실시예들에 따른 백색 유기 발광 다이오드의 소자 구조를 보여준다. ((a):구조3, 도 8을 참조하면, 본 발명의 백색 유기 발광 다이오드는 기판 상에 서로 대향된 제 1 전극과 제 2 전극 사이에 상기 제 1 스택과 제 2 전극 사이에서, 상기 제 1 스택 상에 제 2 정공 수송층, 4층의 인광 발광층으로 구비된 상기 제 2 스택과 제 2 전극 사이에서, 상기 제 2 스택 상에 제 3 정공 수송층, 적어도 하나 이상의 청색 발광 상기 기판(10)은 절연 기판 상에 형성된 박막 트랜지스터를 포함할 수 있으며, 상기 절연 기판은 절연 유리, 금 상기 제 1 전극(110)은 양극으로 투명 도전 물질로 형성될 수 있으며, 예를 들면, ITO(Indum Tin Oxide), 상기 제 1 전하 생성층(120)은 제 1 스택(200)과 제 2 스택(300) 사이에 형성되어, 제 1 스택(200)에는 전자를 상기 제 1 전하 생성층(120) 및 제 2 전하 생성층(130)은 알루미늄(Al) 등의 얇은 금속층을 단층으로 형성하여 복수층으로 형성하는 경우, 각각 전자 수송 및 정공 수송에 적합하도록 형성하여 효율 향상 및 수명 장기화에 또한, 상기 제 1 전하 생성층(120)의 상기 제 2 스택(300)과 접하는 영역과 상기 제 2 전하 생성층(130)의 상기 상기 제 1 스택(200)은 제 1 전극(110)과 제 1 전하 생성층(120) 사이에 정공 주입층(Hole Injection 또한, 상기 제 1 스택(200) 및 제 3 스택(400)은 형광 유닛으로 형성하고, 상기 제 2 스택(300)은 인광 유닛으 상기 제 1 스택 발광층(203)과 제 3 스택 발광층(402)은 형광 청색 발광층으로 발광 피크가 1-Peak인 단일 발광 상기 제 1 스택 발광층(203)과 제 3 스택 발광층(402)의 형광 청색 도펀트(dopant)는 발광 피크의 파장대가 상기 제 2 스택(300)은 제 1 전하 생성층(120)과 제 2 전하 생성층(130) 사이에 제 2 정공 수송층(301), 제 2 상기 제 2 스택 발광층은 제 1 발광층(EML2-1), 제 2발광층(EML2-2), 제 3 발광층(EML2-3), 제 4 발광층(EML2- 본 발명의 제 1 실시예에서는 도 8(a)와 같이 상기 제 2 스택 발광층에서 상기 제 1 발광층은 인광 적색 발광층 상기 인광 황녹색 발광층들의 도펀트 농도는 상기 인광 적색 발광층의 도펀트 농도 보다 크며, 상기 제 2 발광 상기 인광 황녹색 발광 피크의 파장대가 500nm~580nm 범위를 가지는 인광 황녹색 도펀트(dopant), 상기 인광 적 상기 인광 적색 발광층(302-r)은 상기 제 2 정공 수송층(301) 상에 접촉하여 적층되어 구비되며, 두 개의 호스 본 발명의 또 다른 제 2실시예로 도 8(b),(c)는 하나의 인광 적색 발광층과 인광 황녹색 발광층 및 인광 녹색 구체적으로 서술하면 도 8(b)에서 상기 제 2 스택 발광층(302)은 상기 제 1 발광층은 인광 적색 발광층(302-r), 상기 인광 녹색 발광층의 도펀트 농도가 상기 인광 황녹색 발광층의 도펀트 농도보다 작고, 상기 인광 적색 발 상기 제 2 발광층 내지 제 4 발광층은 상기 제 1 발광층 상에 구비되고, 상기 발광층 사이에 전하 생성층 또는 또한, 상기 제 1 발광층 내지 제 4 발광층은 하나의 호스트(host)에 인광 도펀트(dopant)가 도핑되어 형성될 수 상기 제 3 스택(400)은 제 2 전하 생성층(130)과 제 2 전극(140) 사이에 제 3 정공 수송층(HTL)(401), 제 3 스 이하 설명에서는 상기 본 발명의 실시예들에 대한 실험 결과를 자세히 서술한다. 우선 제 1 실시예에 대한 설명 아래 표 1은 전술한 3 탠덤 백색 유기발광 다이오드의 구조2 와 구조3에 대한 제 2 스택 발광층(302)의 구조에 표에서 나타내는 측정 결과들 중에 효율 및 색좌표 측정은 PR655 spectrometer 측정기를 사용하여 각 조건별 샘 표 1에서 보여주는 구조에 따른 제 2 스택 발광층에 적용한 인광 호스트 재료를 설명하면 A, H는 정공 호스트이 [표1] 공개특허 10-2017-0080287 -13-상기 구조2와 구조3의 수명 평가를 비교하면, 도 9(c)는 전류밀도 50mA/cm2 조건에서 초기 100% 휘도 기준 5%의 본 발명의 백색 유기 발광 다이오드 구조인 구조3이 약 20% 이상 수명 특성이 개선되는 것을 알 수 있다. 이는 상기 적색 인광 발광층 상에 적어도 세층 이상의 황녹색 발광층을 배치하고 상기 황녹색 발광층의 서로 다른 도 좀더 구체적으로는 보통 인광 도펀트 재료는 정공 전달 특성이 전자 전달 특성보다 우수한 구조적인 특징을 보 도 9(a)는 구조2와 구조3은 백색 유기발광 다이오드에 인가되는 전압에 대한 전류 밀도 관계를 나타내는 그래프 상기 구조3의 제 2 스택 발광층에서 세층의 황녹색 발광층의 전자 호스트 재료를 변경한 구조3-1 및 구조 3-2 도 10(a)의 시간에 대한 휘도 변화율을 나타내는 수명 그래프를 참고하면, 상기 구조3의 제 2 스택 발광층의 적 상기 구조3-1의 경우에는 구동전압과 수명 특성이 우수한 전자호스트 C만을 적용한 조건으로 상기 구조3대비 수 상기 구조3-2의 경우에는 효율이 우수한 전자호스트 B와 상기 C재료를 조합한 조건으로서 상기 구조3 대비 50% 이와 같이 본 발명의 제 1실시예 구조인 구조3은 제 2 스택 발광층(302)에서 상기 인광 적색 발광층(302-r)을 본 발명의 제 2 실시예는 수명과 색재현을 함께 개선시키는 효과를 위한 구조로서 도 8(b),(c)는 전술한 상기 -14-[표2] 표 2는 상기 도 8의 제 2스택 발광층(302)의 인광 발광층 구조에 따른 실험 결과를 보여준다. 이후 설명에서 제 구조4는 상기 제 2 스택 발광층에서 상기 제 1 발광층은 상기 제 2 정공 수송층과 직접 접촉하여 형성되고, 상 상기 제 1 발광층의 정공 호스트는 상기 제 2 정공 수송층의 재료와 동일하게 구비될 수 있으며, 이는 제 2 정 또한 상기 구조4의 효율 및 인광 수명을 개선하기 위하여 상기 제 2 발광층과 제 3발광층의 도핑 농도 최적화가 이런 이유로 도4는 상기 제 2 발광층의 도펀트 농도가 제 3 발광층의 도펀트 농도보다 크게 구비되도록 할 수 구조5는 상기 제 2 스택 발광층은 제 1 발광층 내지 제 4 발광층으로 구비되며 서로 이웃하는 발광층은 서로 접 녹색 발광의 세기를 더욱 증가시키기 위하여 상기 구조4에서 제 3발광층(302-y2) 대신 녹색 발광층을 구비할 수 특히 상기 제 2 실시예 구조의 경우에는 효율, 수명 이외에 색재현율을 동시에 개선할 수 있는 효과를 가질 수 색역(Color Gamut)은 영상을 취득, 가공, 출력하는 장치의 색 표현 관련 물리적 특성을 색좌표계 상에 도시된 본 발명에서는 국제 방송 표준단체인 ITU에 권고한 4K/UHD의 규격인 BT2020 기준과 디지털 영화 기술 규정 및 또한 색역을 절대 면적으로 나타내지 않고, 기준 색역 대비 상대 면적 비(%)로 나타낸 값을 색재현율(Color 도 11은 상기 구조1, 구조3, 구조4, 구조5의 스펙트럼 결과를 나타낸다. 상기 스펙트럼 결과들 중에 구조1을 제 이런 이유로 상기 구조3 내지 구조5의 인광 적색 발광 peak(620nm~680nm) 영역에서 구조1 대비 intensity 가 증 비록 구조1의 인광 황녹색 발광층의 발광 peak를 이용하여 적색을 표현할 수 있지만, 색재현율 및 효율 측면에 상기 구조4, 구조5는 전술한 바와 같이 상기 제 2 스택 발광층(302)에 인광 녹색 발광층을 적용한 조건으로서 상기 구조3의 경우 Gx, Gy 의 값이 상기 구조4, 구조5에서 값이 개선되면서 DCI 중첩비 및 BT2020 중첩비가 개 도면 12는 종래 백색 유기 발광 다이오드인 구조1 및 본 발명의 각 실시예 구조인 구조3 내지 구조5의 색재현율 도면 12의 녹색 색좌표 A영역을 확대한 그래프를 보면 제 2 스택의 인광 녹색 발광층 구조가 반영된 구조4와 구 도면 12의 적색 색좌표 B영역을 확대한 그래프를 보면 제 2 스택의 적색 발광층 구조가 없는 구조1을 제외하고 상기 구조4는 상기 제1 청색 발광층과 제 2 청색 발광층은 제 1발광 피크가 430nm 내지 460nm에 있는 형광 재료 다수의 게이트 라인과 다수의 데이터 라인이 교차되어 배치된 기판 및; 백색유기발광다이오드를 구비하고, 상기 -16-상기 제 1 스택과 상기 제 2 전극 사이에서, 적어도 4개 이상의 인광 발광층을 구비하는 제 2스택 발광층을 포 상기 제 2 스택과 상기 제 2 전극 사이에서, 적어도 하나 이상의 청색 발광층을 구비하는 제 3 스택 발광층을 상기 제 1 스택과 상기 제 2 스택 사이 또는 상기 제 2 스택과 상기 제 3 스택 사이에 구비되어 각 스택들 간의 도면에는 도시하지 않았으나, 적색 발광층 또는 녹색 발광층의 두께가 두꺼울 수록 각각 적색 발광피크(B)와 녹 바람직하게는 녹색 발광층의 두께가 적색 발광층의 두께보다 두껍게 형성될 수 있다. 더 바람직하게는 녹색 발 이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가 10: 기판 204: 제 1 전자 수송층도 8는 본 발명의 3 탠덤 백색 유기 발광 다이오드의 각 실시예를 도시한 도면이다.	The present embodiments will be described in detail below with reference to the drawings. The following embodiments are introduced to show the advantages and features of the present invention to those skilled in the art, and the methods to achieve them are described in detail below with the attached drawings. Terms like "below," "lower," "above," "upper," which are spatially relative terms referring to other elements or layers like element, or layers referred to as "on" or "on top," may be used to describe different elements. Referring to FIG. 1, the organic light-emitting display (OLED) device according to the present embodiments includes multiple data lines (DL) and gate lines. This controller (14) may be a timing controller used in conventional display technology. The data driver (12) supplies data voltage to the multiple data lines (DL), such that these data drivers (12) include at least one source driver integrated circuit (SDIC: Source Driver Integrated Circuit). The gate driver (13) sequentially supplies scan signals to the multiple gate lines (GL), and such gate drivers (13) include at least one gate driver integrated circuit (GDIC: Gate Driver Integrated Circuit). According to the control of the controller (14), the gate driver (13) supplies scan signals with on or off voltage. The data driver (12) is positioned on one side (e.g., upper or lower) of the organic light-emitting display panel (11) as shown in FIG. 1, while the gate driver (13) is positioned on one side (e.g., left or right) of the organic light-emitting display panel (11). Each source driver integrated circuit (SDIC) may include elements like a shift register and latch circuit, and may, in some cases, include analog-to-digital converters (ADC: Analog to Digital Converter). Each gate driver integrated circuit (GDIC) may be formed using tape automated bonding (TAB) technology or chip-on-glass (COG) technology and include components like shift registers and level shifters. Each sub-pixel (SP) arranged in the OLED panel (11) may comprise circuit elements like transistors. FIG. 2 illustrates an example where four sub-pixels, applied with a white organic light-emitting diode, form one pixel. As shown in FIG. 2, in the organic light-emitting panel (11) according to the present embodiments, each of four sub-pixels such as red (R), white (W), blue (B), and green (G) sub-pixels may include a WOLED (White Organic Light-Emitting Diode) comprising a first electrode (e.g., anode electrode), an organic layer, and a second electrode (e.g., cathode electrode) as per Patent No. 10-2017-0080287. FIG. 3 presents equivalent circuit diagrams representing each sub-pixel, wherein the driving circuit (DC) fundamentally includes a driving transistor (DTR: Driving Transistor) supplying drive current to a WOLED. The switching transistor (SWT) transmits the data voltage (Vdata) to the N2 node corresponding to the gate node of the driving transistor (DTR). A driving transistor (DRT) and a switching transistor (SWT) may be implemented as either n-type or p-type, as shown in FIG. 2. For the OLED panel (11) according to the present embodiments, while each of the red (R), white (W), blue (B), and green (G) sub-pixels includes its specific circuitry, the sensing transistor (SENT) inherently retains properties within components such as the WOLED (White Organic Light-Emitting Diode) and the driving transistor (DTR). FIG. 4 shows a diagram presenting conventional two-tandem white OLEDs. With reference to FIG. 4, to resolve these issues, a three-tandem white OLED is proposed, as illustrated in FIG. 7(a) for comparing the emission wavelength and intensity of the two-tandem white OLED and the three-tandem white OLED, whereas FIG. 6 displays the PL spectrum of the blue, green, and red color filters applied to the embodiment. -10- The emission peak of the tandem white OLED forms a 2-peak white light combining blue and yellow-green. By applying the structure2 between the structure of the second stack emission layer (302) shown in FIG. 7(a) and the second hole transport layer (301), increased efficiency and color reproduction results for red pixels were obtained, but while applying to field emission OLEDs, although the initial techniques showed improved lifetime and color reproduction, the formation of at least three layers of yellow-green emission layers atop the phosphorescent red emission layer and varying the doping levels of these yellow-green layers provided notable improvements in performance longevity by more than 20%, as demonstrated by the graph of luminance variation over time in FIG. 10(a). Specifically, considering temperature changes upon deriving voltage during operation showed a significant differential in efficiencies in utilitarian functionalities with combined phosphorescent dopant materials unique for electron transport and hole transport capabilities respectively highlighted variances with formulations comprising host materials indicated from Tables 1 and 2 corresponding experimental parameters and derived application scenarios revealed vital distinctions. As explored, mechanisms compensating color harmony showed notable Peel(ing)-off(Effect) assessed intensively prior evaluations in standardized settings ensure dynamic range compliance essential stage transitions respective chromatic lock center-of-light focused predominantly resultant characteristic.	1
1020160126898	상기와 같은 특징을 갖는 본 발명에 따른 평판 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 보다 상 도 1은 본 발명에 따른 평판 표시 장치의 구성도이다. 본 발명의 일 실시예에 따른 평판 표시장치(1000)는 영상을 표시하는 표시 패널(100)과, 상기 표시패널(100)을 상기 타이밍 콘트롤러(400)는 상기 표시장치(1000)의 외부의 시스템(미도시)으로 부터 영상 정보(RGB) 및 제어 상기 타이밍 콘트롤러(400)는 상기 데이터 드라이버(300)의 인터페이스 사양에 맞도록 상기 영상 정보(RGB)의 상기 데이터 제어 신호(DCS)는 예를 들어, 입력 영상 데이터(Idata)가 상기 데이터 드라이버(300)로 전송되는 상기 데이터 드라이버(300)는 상기 타이밍 콘트롤러(400)로부터 제공되는 상기 데이터 제어 신호(DCS)에 응답하 상기 표시 패널(100)은 복수의 게이트 라인(GL1~GLm), 복수의 데이터 라인(DL1~DLn) 및 상기 복수의 화소(PX)를 공개특허 10-2018-0031314 상기 복수의 게이트 라인(GL1~GLm)은 제1 방향(D1)을 따라 연장되고 상기 제1 방향(D1)과 수직한 제2 방향(D2) 상기 복수의 데이터 라인(DL1~DLn)은 상기 제2 방향(D2)을 따라 연장되고, 상기 제1 방향(D1)으로 서로 평행하 상기 표시 패널(100)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display 도 2는 도 1에 도시된 본 발명의 제 1 실시예에 따른 데이터 구동회로(드라이버)의 블록도 이다. 도 2를 참조하면, 본 발명의 제 1 실시예에 따른 데이터 구동회로(드라이버)(300)는 쉬프트 레지스터(301), 래 상기 쉬프트 레지스터(301)는 종속적으로 연결된 다수의 스테이지(미도시)를 포함하고, 각 스테이지에는 상기 상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하고, 상기 다수의 스테이지로부터 순차적으로 수신되 상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 아날로그 데이터 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력한다. 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터와 상기 래치부(302)에서 출력 즉, 상기 비교부(305)는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 상기에서 제 1 내지 제 3 선택 신호는 2비트의 신호로서, 각각"00", "01", "10"및 "11"중의 하나이다. 상기 제 1 바이어스 전류 발생부(306)는 셋틀링 바이어스(settling bias) 전류를 생성하여 출력하고, 상기 제 2 공개특허 10-2018-0031314 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn)는 각각 상기 비교부에서 출력되는 상기 제 1 내지 제 3 선택 신호 여기서, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 각각은 상기 비교부에서 출력되는 선택 신호에 따라 3개의 한편, 본 발명의 제 2 실시예에 따른 데이터 구동회로는 상기 비교부(305)와 상기 제 1 내지 제 2 멀티플렉서 도 3은 도 1에 도시된 본 발명의 제 2 실시예에 따른 데이터 구동회로(드라이버)의 블록도 이다. 도 3을 참조하면, 본 발명의 제 2 실시예에 따른 데이터 구동회로(드라이버)(300)도 쉬프트 레지스터(301), 래 상기 쉬프트 레지스터(301)는 종속적으로 연결된 다수의 스테이지(미도시)를 포함하고, 각 스테이지에는 상기 상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하고, 상기 다수의 스테이지로부터 순차적으로 수신되 상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 아날로그 데이터 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력한다. 상기 기간 로직부(309)는 출력 버퍼부의 기간(셋틀링 기간 또는 스윙 기간)을 센싱하여 1비트의 제 1 선택신호 즉, 상기 기간 로직부(309)는 출력 버퍼부의 기간이 셋틀링 기간으로 센싱되면 제 1 선택신호로, 예를들면 "1" 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터와 상기 래치부(302)에서 출력 즉, 상기 비교부(305)는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 상기 제 1 바이어스 전류 발생부(306)는 셋틀링 바이어스(settling bias) 전류를 생성하여 출력하고, 상기 제 2 공개특허 10-2018-0031314 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn)는 각각 상기 기간 로직부(309)에서 출력되는 제 1 선택 신호와 상기 여기서, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 모두 상기 기간 로직부(309)에서 출력된 선택 신호에 따라 그리고, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 각각은 상기 비교부(305)에서 출력되는 선택 신호에 따라 2 따라서, 본 발명의 제 2 실시예에 따른 평판 표시장치의 데이터 구동회로에서는 총 (n+1)개의 선택신호가 요구 이와 같이 구성된 본 발명에 따른 평판 표시장치의 동작을 설명하면 다음과 같다. 도 4는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도이다. 본 발명의 제 1 실시예에 따른 평판 표시장치의 데이터 구동회로의 쉬프트 레지스터(301), 래치부(302), 디지털 즉, 상기 쉬프트 레지스터(301)는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력하고, 상기 상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 아날로그 데이터 전압 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 이와 같은 동작 중에 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력 즉, 도 4에 도시한 바와 같이, 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이 만약, 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 한편, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 -10-또한, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 본 발명의 제 2 실시예에 따른 평판 표시장치의 데이터 구동회로의 쉬프트 레지스터(301), 래치부(302), 디지털 즉, 상기 쉬프트 레지스터(301)는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력하고, 상기 상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 아날로그 데이터 전압 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 이와 같은 동작 중에, 상기 기간 로직부(309)는 출력 버퍼부의 기간(셋틀링 기간 또는 스윙 기간)을 센싱하여 그리고, 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력하고, 상기 비 도 5 및 6에 도시한 바와 같이, 상기 기간 로직부(309)는 출력 버퍼부의 출력 기간(셋틀링 기간 또는 스윙 따라서, 상기 기간 로직부(309)에서 "하이" 선택 신호가 출력되면, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 반대로, 상기 기간 로직부(309)에서 "로우" 선택 신호가 출력되면, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 즉, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데 또한, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 상기에서, 상기 셋틀링(Settling) 바이어스 전류는 로우 및 하이 스윙(swing) 바이어스 전류보다 낮고, 상기 로 100: 표시 패널 200: 게이트 드라이버도 3은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로 구성도.	Referring to the attached drawings, the flat panel display device and its driving method according to the present invention, which have the characteristics as described, are explained in further detail, wherein FIG. 1 illustrates a schematic structure of a flat panel display device according to the present invention. A flat panel display device (1000) according to an embodiment of the present invention includes a display panel (100) for displaying images and a timing controller (400), the timing controller (400) interfacing with an external system (not shown) of the display device (1000) to receive image information (RGB) and control signals, the data control signal (DCS) being matched to the interface specification of the data driver (300), for example, the input image data (Idata) is transmitted to the data driver (300) which responds to the data control signal (DCS) provided from the timing controller (400), and the display panel (100) comprises multiple gate lines (GL1~GLm), multiple data lines (DL1~DLn), and a plurality of pixels (PX) wherein the multiple gate lines (GL1~GLm) extend in a first direction (D1) and the multiple data lines (DL1~DLn) extend in a second direction (D2) which is perpendicular to the first direction (D1), the display panel (100) being not particularly limited, e.g., a liquid crystal display (LCD). FIG. 2 depicts a block diagram of a data driving circuit (driver) according to the first embodiment of the present invention shown in FIG. 1. Referring to FIG. 2, the data driving circuit (driver) (300) in accordance with the first embodiment includes a shift register (301), a latch (302) configured to receive input image data (Idata) and sequentially receive data from the stages; a digital/analog converter (303) for converting the first to nth pixel image data (PD1~PDn) to analog data; output buffer units (AMP1~AMPn) for buffering the analog data from the digital/analog converter (340); a memory (304) for temporarily storing and outputting one horizontal line of data output from the latch; and a comparator (305) for comparing the Kth data of the previous horizontal line output from the memory (304) and the Kth data of the current horizontal line output from the latch. Specifically, the comparator (305) performs the comparison to generate first to third selection signals, each consisting of a 2-bit signal among "00", "01", "10", and "11". The first bias current generator (306) generates and outputs a settling bias current, and multiplexers (MUX1~MUXn) select signals based on outputs from the comparator. FIG. 3 represents a block diagram of a data driving circuit (driver) according to the second embodiment of the present invention shown in FIG. 1. Similar to the first embodiment, the second embodiment's data driving circuit (300) with a shift register (301) and latch (302) utilizes a digital/analog converter (303) and output buffer units (AMP1~AMPn) as detailed before, and the operation involves a period logic unit (309) sensing the duration of the buffer unit?셲 period to output a selection signal and further operate multiplexers (MUX1~MUXn) based on this and the comparator?셲 input; thus requiring a total of (n+1) selection signals for the data driving circuit according to the present invention's second embodiment. Illustrating the operation of the flat panel display device constructed herein, as depicted in the flowchart of FIG. 4, including the first embodiment?셲 data driving circuit with the shift register (301), latch (302), digital/analog converter (303), and its operation involving memory (304), and comparator (305) where outputs involving historical and current data are processed accordingly, supplemented by considerations of settling bias current configurations along with multiplexers??response to high or low selection signals from the period logic unit (309). The settling bias current is characterized as lower than both low and high swing bias currents, facilitating enhanced versatility in signal processing across gate and data lines, exemplified by FIGS. 5 and 6, thus implementing an advanced flat panel display system as set forth in this second embodiment.	1
1020150191646	이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 도 1은 픽셀 회로와 전압 센싱 방식의 외부 보상 회로의 연결을 도시한 것이다. 도 1에서 픽셀 회로(PXL)는 표시 패널에 배열되고, 디지털-아날로그 컨버터(Digital-to-Analog Converter, DAC는 소스 드라이브 IC가 출력하는 디지털 데이터를 화상 표시용 데이터 전압(Vdata)으로 변환하여 데이터 라 센싱 유닛(SU)은, 픽셀 회로(PXL)에 포함된 구동 TFT(DT)에 흐르는 전류(Ids)에 대응하여 센싱 라인(SL)의 라인 구동 TFT(DT)에 흐르는 전류(Ids)에 따라 구동 TFT의 소스 노드(N2)의 전압이 변할 때, ADC는 제2 스위치(SW2) 픽셀(PXL)은, 구동 TFT(DT), 제1 스위칭 TFT(ST1), 제2 스위칭 TFT(ST2), 스토리지 커패시터(CST) 및 유기 발광 손가락, 펜, 눈동자와 같은 물체(object)가 포토 센서에 근접하거나 터치되면, 포토 센서에 입사되는 광량이 변 데이터 라인이 진행하는 세로 방향(예를 들어 제1 방향)으로 나열된 포토 센서들을 묶어 하나의 포토 라인(PL) 도 1에 도시한 것과 같이, 유기 발광 표시 장치에서 외부 보상을 위해 표시 패널에 데이터 전압을 인가하는 소 도 1을 참조하여 설명한 것과 같이, 외부 보상 동작은 비표시 구간, 예를 들어 1 프레임에서 픽셀에 데이터를 도 3에 도시한 것과 같이, 1 프레임 중에서, 디스플레이 기간에는 픽셀을 발광시키는 표시 동작과 포토 센서를 도 4의 표시 장치는, 외부 전원을 이용하여 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작에 필요한 전 표시 패널(10)에는, 세로 방향(제1 방향)으로 진행하는 다수의 데이터 라인들(14), 센싱 라인들(14) 및 포토 라 게이트 라인들(15)은 데이터 전압 인가를 제어하기 위한 스캔 신호(SCAN)가 공급되는 다수의 제1 게이트 라인 픽셀 어레이에서, 같은 수평 라인에 배치되는 픽셀(PXL)은 데이터 라인들(14) 중 어느 하나, 센싱 라인들(14) 하나의 픽셀 유닛에 포함된 다수의 픽셀들이 하나의 센싱 라인(14)을 공유할 수 있다. 픽셀 유닛은 적색 서브 또한, 표시 패널(10)에는, 하나의 픽셀 유닛마다 하나의 포토 센서(PS)가 배치되거나, 또는 가로 n개와 세로 n 픽셀(PXL)은, 제1 게이트 라인을 통해 입력되는 스캔 신호(SCAN)에 응답하여 데이터 라인(14)과 전기적으로 연 N 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 표시 패널(10)에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽 타이밍 컨트롤러(11)는 외부 호스트 시스템(미도시)으로부터 전달되는 영상 데이터(RGB)를 데이터 구동 회로 타이밍 컨트롤러(11)는, 픽셀의 구동 특성을 센싱하고 그에 따른 보상 값을 갱신하기 위한 센싱 구동(또는 외부 타이밍 컨트롤러(11)의 제어 동작에 의해, 외부 보상 구동은 디스플레이 구동 사이의 수직 블랭크 기간(또는 버 수직 블랭크 기간은 입력 영상 데이터(DATA)가 기입되지 않는 기간으로서, 1 프레임 분의 입력 영상 데이터 즉, 타이밍 컨트롤러(11)는, 외부 보상 구동에 따른 디지털 센싱 값(SD)을 데이터 구동 회로(12)로부터 입력 받 타이밍 컨트롤러(11)는, 디스플레이 구동을 하는 디스플레이 기간에, 포토 센서의 출력 신호를 터치 또는 포인 즉, 타이밍 컨트롤러(11)는, 입력되는 디지털 포토 데이터(PD)를 기준 값과 비교하여, 기준 값을 넘는 디지털 호스트 시스템은, 타이밍 컨트롤러(11)로부터 디지털 포토 데이터(PD)에 대응하는 좌표 정보를 전달 받으면, 해 데이터 구동 회로(12)는 타이밍 컨트롤러(11)의 제어에 따라 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디 또한, 데이터 구동 회로(12)는, 데이터 제어 신호(DDC)를 기반으로, 외부 보상 동작을 수행하는 블랭크 기간에, 또한, 데이터 구동 회로(12)는, 데이터 제어 신호(DDC)를 기반으로, 디스플레이 동작을 수행하는 디스플레이 기 게이트 구동 회로(13)는, 타이밍 컨트롤러(11)의 제어에 따라 게이트 제어 신호(GDC)를 기반으로 스캔 신호와 게이트 구동 회로(13)는, 쉬프트 레지스터, 쉬프트 레지스터의 출력 신호를 픽셀의 TFT 구동에 적합한 스윙 폭 모바일 기기나 웨어러블 기기에서 데이터 구동 회로(12), 게이트 구동 회로(13), 터치 구동 회로 등의 구동 회 도 6은 본 발명의 일 실시예에 따라 표시 패널에 장착되는 픽셀 회로와 포토 센싱 회로가 소스 드라이브 IC에 픽셀(PXL)은, 발광 다이오드, 구동 TFT(DT), 스토리지 커패시터(CST), 제1 스위칭 TFT(ST1) 및 제2 스위칭 구동 TFT(DT)는, 게이트-소스 간 전압(Vgs)에 따라 OLED에 입력되는 전류량을 제어하는데, 제1 노드(N1)에 접속 스토리지 커패시터(CST), 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 스위칭 TFT(ST1)는 스캔 신호(SCAN11, SCAN21)에 응답하여 데이터 라인(DL)의 데이터 전압(Vdata)을 제1 제2 스위칭 TFT(ST2)는 센스 신호(SENS1, SENS2)에 응답하여 제2 노드(N2)와 센싱 라인(SL) 사이 연결을 제어한 포토 TFT(PT)는, 포토 반도체층에 입사되는 빛 에너지를 전기 에너지로 변환하는데, 게이트 전극이 제1 게이트 포토 TFT(PT)에서 생성되는 전류를 충전하는 포토 커패시터(CPT)는, 제1 전극이 포토 TFT(PT)의 제2 전극에 연결 제3 스위칭 TFT(ST3)는 포토 커패시터(CPT)와 포토 라인(PL)의 연결을 제어하는데, 게이트 전극은 제1 게이트 라 포토 TFT(PT)와 제3 스위칭 TFT(ST3)는 각각 게이트 구동 회로(13)가 출력하는 스캔 신호 중 하나를 이용할 수 소스 드라이브 IC(S-IC)는 DAC, 센싱 유닛(Sensing Unit) 및 ADC를 포함하여 구성될 수 있다. 데이터 라인(DL)에 연결되는 DAC는, 디스플레이 구동 때, 데이터 제어 신호(DDC)에 따라 타이밍 컨트롤러(11)로 제5 스위칭 TFT(ST5)는, 픽셀에 기준 전압(Vref)을 공급하는 것을 제어하기 위한 것으로, 게이트 전극은 제1 스 제7 스위칭 TFT(ST7)는, 포토 라인(PL)과 ADC의 연결을 제어하는데, 게이트 전극은 제3 스위칭 신호(SW3)를 공 (Buffer)는, 피드백 커패시터(미도시)에 의해 포토 라인(PL)을 통해 입력되는 포토 센서의 출력 전류를 적분하 ADC는 센싱 유닛이 출력하는 전압을 디지털 데이터로 변환하는데, 복수 개의 센싱 유닛이 하나의 ADC에 순차적 도 7은 도 6의 센싱 유닛을 구성하는 스위치의 동작 타이밍을 도시한 것이고, 도 8은 도 6의 픽셀 회로와 포토 1 프레임은 영상 데이터를 표시 패널(10)에 표시하는 디스플레이 구동과 포토 센서에 축적된 전압을 검출하는 도 7에서 블랭크 기간(Blank Period)에, 턴-오프 레벨의 제1 스위칭 신호(SW1, SW3)에 따라 제5 스위칭 또한, 블랭크 기간(Blank Period)에, 외부 보상 구동을 수행할 픽셀 라인(도 7에서 i번째 픽셀 라인)의 제2 게 표시 장치는 블랭크 기간(Blank Period)에 픽셀의 구동 특징을 센싱 하는 외부 보상 동작을 수행한다. 즉, 블 도 7에서 1 수평 기간(1H) 주기의 데이터 인에이블 신호(DE)에 맞추어 모든 픽셀 라인에 순차적으로 데이터 전 표시 장치는, 디스플레이 기간에, 제1 픽셀 라인(PL#1)부터 마지막 픽셀 라인까지 순차적으로 각 픽셀 라인에 도 8에서, 게이트 구동 회로(13)는, 1 수평 기간(1H) 간격으로, 제1 픽셀 라인(PL#1)부터 마지막 픽셀 라인까지 즉, 게이트 구동 회로(13)는, 첫 번째 수평 기간에, 제1 픽셀 라인(PL#1)의 제1 게이트 라인(15)에 펄스 폭이 첫 번째 수평 기간의 중반 이후에, 스캔 신호(SCAN11)가 턴-온 레벨을 유지하고 센스 신호(SENS1)가 턴-오프 레 두 번째 수평 기간에 스캔 신호(SCAN11)가 턴-오프 레벨로 바뀌면, 제1 노드(N1)와 제2 노드(N2)의 전위는 센싱 첫 번째 픽셀 라인(PL#1)의 픽셀과 비슷하게, 두 번째 수평 기간에, 도 8에 도시한 것과 같은 두 번째 픽셀 라 한편, 첫 번째 픽셀 라인(PL#1)에 배치된 포토 센서의 제3 스위칭 TFT(ST3)의 게이트 전극에는 첫 번째 픽셀 라 이에 첫 번째 픽셀 라인(PL#1)에 배치된 포토 센서는, 첫 번째 수평 기간에, 포토 커패시터(CPT)에 저장된 전하 마찬가지로 두 번째 픽셀 라인(PL#2)에 배치된 포토 센서의 제3 스위칭 TFT(ST3)의 게이트 전극에는 두 번째 픽 포토 센서의 제3 스위칭 TFT(ST3)의 게이트 전극과 제4 스위칭 TFT(ST4)의 게이트 전극에 각각 픽셀 라인에 인 포토 센서의 제3 스위칭 TFT(ST3)의 게이트 전극과 제4 스위칭 TFT(ST4)의 게이트 전극에 인가하는 스캔 신호의 한편, 가로 해상도가 3840이고 세로 해상도가 2160인 4K 표시 패널에서 6X6 픽셀 유닛 그룹마다 하나의 포토 센 데이터 구동 회로(12)에 8개의 소스 드라이브 IC가 장착되고 각 소스 드라이브 IC에 하나의 ADC가 배치된다면, 4Mhz로 동작하는 ADC가 하나의 샘플을 처리하는데 0.25us가 소요되고, 80개의 샘플을 처리하는데 0.25us x 80 = 이와 같이, 포토 센싱을 위한 별도의 수신 드라이브 IC를 삭제하고 외부 보상을 위한 소스 드라이브 IC에 통합 도 9는 본 발명의 다른 실시예에 따라 표시 패널에 장착되는 픽셀 회로와 포토 센싱 회로가 소스 드라이브 IC에 도 9에서는 포토 센서의 포토 라인(PL)을 생략하고 포토 센서를 픽셀의 센싱 라인(SL)에 연결한다. 도 6의 실 이를 위해, 픽셀 회로(PXL)는 제4 스위칭 TFT(ST4)를 더 포함하는데, 제4 스위칭 TFT(ST4)의 게이트 전극은 스 센싱 유닛(Sensing Unit)은, 제8 스위칭 TFT(ST8), 제9 스위칭 TFT(ST9), 제10 스위칭 TFT(ST10), 센싱 유닛 제8 스위칭 TFT(ST8)와 제9 스위칭 TFT(ST9)는, 센싱 라인(SL)과 ADC의 연결을 제어하는데, 제8/제9 스위칭 센싱 유닛 커패시터(CSU)는, 외부 보상 동작 때 제2 노드(N2)의 전압을 저장하기 위한 것으로 도 6의 실시예에서 제10 스위칭 TFT(ST10)는 센싱 라인(PL)과 ADC의 연결을 제어하는데, 게이트 전극은 제5 스위칭 신호(SW5)를 공 도 9의 제10 스위칭 TFT(ST10)와 버퍼(Buffer)는 도 6의 제7 스위칭 TFT(ST7)와 버퍼(Buffer)와 같다. 도 10에서 블랭크 기간(Blank Period)에, 턴-온 레벨의 제4 스위칭 신호(SW4)에 따라 제8 및 제9 스위칭 또한, 블랭크 기간(Blank Period)에, 외부 보상 구동을 수행할 픽셀 라인(예를 들어 i번째 픽셀 라인)의 제2 게 도 9의 센싱 유닛의 동작은 도 6의 센싱 유닛에 대해 설명한 것과 거의 같아서, 설명을 생략한다. 제4 스위칭 TFT(ST4)의 게이트 전극에 인가되는 스캔 신호(SCAN14)는, 블랭크 기간(Blank Period)에는 턴-오프 역시, 도 9와 도 10의 실시예에서 디스플레이 기간에 픽셀의 OLED를 발광시키는 디스플레이 구동과 포토 센서에 도 9의 실시예와 같이 포토 라인을 생략하고 센싱 라인에 통합함으로써, 픽셀을 통과하는 배선의 개수를 줄임으 도 11은 본 발명의 또 다른 실시예에 따라 포토 센싱 회로의 출력을 이용하여 픽셀의 휘도를 보상하는 것을 개 도 6 내지 도 10의 실시예는 외부 입력을 수신하기 위해 포토 센서를 사용하는 경우에 해당한다. 하지만, 픽셀 OLED 발광층과 TFT 어레이가 수직으로 적층되는 수직 적층 구조에서, OLED 발광층에서 방사되는 빛은 표시 패널 OLED 발광층과 TFT 어레이가 수평으로 배치되는 구조에서도, OLED 발광층에서 방사되는 빛은 뱅크(Bank)를 가로 포토 센서는 대응하는 픽셀이 발광하는 기간 동안 또는 발광하는 기간의 일부 동안 입사하는 빛을 이용하여 커 도 8에서, 첫 번째 픽셀 라인(PL#1)에 배치되는 픽셀은 첫 번째 수평 기간에 초기화와 샘플링이 이루어지고 다 포토 커패시터(CPT)에 축적된 전하를 포토 라인(PL)에 인가하기 위한 포토 센서의 제3 스위칭 TFT(ST3)는 포토 또한, 포토 센서가 배치되는 픽셀 라인에서 먼 픽셀 라인으로부터 스캔 신호를 인출하는 것도 픽셀 배선 구조를 따라서, 도 8과 같이, 첫 번째 픽셀 라인(PL#1)의 포토 센서에서, 스캔 신호(SCAN12)로 제어되는 제3 스위칭 타이밍 컨트롤러(11)는, 소정 개수의 계조별 영상 데이터와 휘도의 상관 관계를 저장하는 룩업 테이블(LUT)을 이와 같이, 포토 센서를 이용하여 실제 출력되는 휘도를 기반으로 픽셀의 발광 특징의 변화를 보상할 수 있게 이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 10: 표시 패널 11: 타이밍 컨트롤러도 3은 본 발명에 따라 디스플레이 구간에 포토 센싱을 수행하고 블랭크 구간에 외부 보상을 수행하는 것을 개공개특허 10-2020-0016601	Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Throughout the specification, the same reference numbers refer to the same components. FIG. 1 illustrates the connection between a pixel circuit (PXL) and an external compensation circuit based on a voltage sensing method. In FIG. 1, the pixel circuit (PXL) is arranged on a display panel, and a Digital-to-Analog Converter (DAC) converts digital data output from the source driver IC into data voltage (Vdata) for image display. A sensing unit (SU) detects the voltage of a sensing line (SL) in response to the current (Ids) flowing through the driving TFT (DT) included in the pixel circuit (PXL). When the voltage at the source node (N2) of the driving TFT changes according to the current (Ids) flowing through it, the ADC processes the sensed signals based on the second switch (SW2). The pixel (PXL) includes a driving TFT (DT), a first switching TFT (ST1), a second switching TFT (ST2), a storage capacitor (CST), and an organic light-emitting diode (OLED). When an object, such as a finger, pen, or eye, approaches or touches the photosensor, the amount of light incident on the photosensor changes, allowing detection. FIG. 1 demonstrates that, in an OLED display device, a source driver IC applies data voltage to the display panel for external compensation. As described with reference to FIG. 1, the external compensation operation occurs during the non-display period, such as the blanking interval of a frame, where data is not displayed. FIG. 3 shows that, during one frame, the display period includes pixel emission operations and photo sensor activities. FIG. 4 depicts a display device powered by an external power source to operate the data driving circuit (12) and the gate driving circuit (13). The display panel (10) includes multiple data lines (14), sensing lines (14), and photo lines (PL) extending in the vertical direction (e.g., the first direction). Gate lines (15) supply scan signals (SCAN) to control the application of data voltages. In the pixel array, pixels (PXL) on the same horizontal line are connected to one of the data lines (14) and sensing lines (14). Each pixel unit contains multiple pixels and shares one sensing line (14). A pixel unit may include red, green, and blue sub-pixels. Additionally, each pixel unit may have one photo sensor (PS) or multiple sensors arranged in rows and columns. The pixel (PXL) responds to a scan signal (SCAN) input through the first gate line, establishing an electrical connection with the data line (14). For example, in an N-type MOSFET (NMOS), electrons flow from the source to the drain when the gate voltage exceeds a certain threshold. Touch sensors may also be placed on the display panel (10). Touch input can be detected using dedicated touch sensors or integrated into the pixel circuitry. The timing controller (11) receives image data (RGB) from an external host system (not shown) and supplies it to the data driving circuit (12). The timing controller (11) also performs sensing operations to update compensation values based on the driving characteristics of the pixels. External compensation is performed during the vertical blanking period when no input video data (DATA) is written to the panel. The timing controller (11) receives digital sensing data (SD) from the data driving circuit (12) during external compensation and calculates compensation values for the pixels. During the display period, the timing controller (11) processes the output signals of photo sensors for touch or pointer detection. The processed data is compared to a reference value to determine touch coordinates. FIG. 6 illustrates a pixel circuit and photo sensing circuit mounted on a display panel and integrated into the source driver IC. The pixel (PXL) includes an OLED, a driving TFT (DT), a storage capacitor (CST), a first switching TFT (ST1), and a second switching TFT (ST2). The driving TFT (DT) controls the current supplied to the OLED based on the gate-source voltage (Vgs), which is stored in the first node (N1). The first switching TFT (ST1) responds to the scan signal (SCAN11, SCAN21) and transfers the data voltage (Vdata) from the data line (DL) to the first node (N1). The second switching TFT (ST2) connects the second node (N2) to the sensing line (SL) based on the sense signal (SENS1, SENS2). The photo TFT (PT) converts light energy into electrical energy, and the photo capacitor (CPT) charges in response to the current generated by the photo TFT (PT). A third switching TFT (ST3) controls the connection between the photo capacitor (CPT) and the photo line (PL). The source driver IC (S-IC) may include a DAC, a sensing unit, and an ADC. During display operation, the DAC applies data voltages to the data lines (DL) based on control signals from the timing controller (11). FIGS. 6–10 describe the integration of photo sensors with pixel circuits to perform photo sensing during display operations and external compensation during blanking periods. This approach eliminates the need for separate ICs for photo sensing, reducing wiring complexity and enhancing system efficiency. FIG. 9 demonstrates another embodiment where photo lines are omitted, and the photo sensors are connected to sensing lines (SL) shared with the pixel circuit. By integrating these functions, the number of wiring paths in the pixel structure is reduced, leading to a simplified design.	1

Subsets and Splits