(Maret 2016) Universal Verification Methodology (UVM) adalah metodologi standar untuk memverifikasi desain sirkuit terpadu. UVM terutama berasal dari OVM (Metodologi Verifikasi Terbuka) yang sebagian besar didasarkan pada eRM (e Reuse Methodology) untuk Bahasa Verifikasi e yang dikembangkan oleh Verisity Design pada tahun 2001.