도 10은 스크러빙 모드에서 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
FIG. 10 illustrates the error correction circuit and the input/output gating circuit in the semiconductor memory device of FIG. 3 in a scrubbing mode.