입력 조건 결정 회로(105)는 게이트에서 반전된 래치 인에이블 신호(e_lat)를 수신하는 제5 PMOS 트랜지스터(P5)를 더 포함할 수 있다.
The input condition determination circuit 105 may further include a fifth PMOS transistor P5 receiving a latch enable signal e_lat which is inverted in the gate.