데이터 클록 회로는 버스 상의 데이터 신호로부터의 피드백에 따라 주변 클록에 대해 데이터 클록의 위상을 조정하도록 구성될 수 있다.
The data clock circuit may be configured to adjust the phase of the data clock with respect to a peripheral clock according to feedback from a data signal on the bus.