도 6a 내지 도 7b 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도 이다.
FIGS. 6A to 7B are operation timing diagrams for describing an operation of a semiconductor memory device according to an embodiment of the present invention.