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電路佈局驗證
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电路布局验证（layout versus schematic, LVS）是一种电子设计自动化（electronic design automation, EDA）工具，其功能为验证特定集成电路与其原始电路设计之间的差异有无异常。设计规范验证（design rule check，DRC）可修正并检验布局（layout）是否符合设计规范，但DRC无法保证在布局完全符合设计规范的情况下，线路依旧维持设计者的预期，而LVS则是这个阶段的最适合的解决方案。
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背景
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早至1975年，IC产业在此方面的需求便开始成长，而最早的程式主要针对图形同构（graph isomorphism）阶段进行验证，亦即比较设计图（schematic）及布局（layout）的差异。但随着产业进入数位逻辑时代（digital logic），同构的做法愈发局限，相同的功能已可透过其他方法取代（non-isomorphic）。因此，LVS的改善进程便依等价验证（equivalence checking）的方向发展，毋须再确认同构性（isomorphism）。