b'\n_START_ARTICLE_\nFlip-flop\n_START_SECTION_\nFlip-flop T (toggle)\n_START_PARAGRAPH_\nO flip-flop "T" \xc3\xa9 \xc3\xbatil para contagens. Sinais repetidos \xc3\xa0 entrada de clock far\xc3\xa3o com que o flip-flop mude seu estado a cada transi\xc3\xa7\xc3\xa3o de n\xc3\xadvel alto-para-baixo da entrada de clock. Se sua entrada T for "1", a sa\xc3\xadda de um flip-flop pode ser ligada \xc3\xa0 entrada clock de um segundo flip-flop e assim por diante at\xc3\xa9 a sa\xc3\xadda final do circuito, considerada com o conjunto de todas as sa\xc3\xaddas dos flip-flops individuais. A esta montagem formada, caracterizamos como uma contagem, em sistema bin\xc3\xa1rio, do n\xc3\xbamero de ciclos da primeira entrada de clock, at\xc3\xa9 um limite m\xc3\xa1ximo de 2\xe2\x81\xbf-1, onde n \xc3\xa9 o n\xc3\xbamero de flip-flops utilizados no circuito._NEWLINE_Um dos problemas com este tipo de contador (chamado de contador de ripple ou contador de pulsos) \xc3\xa9 que a sa\xc3\xadda \xc3\xa9 brevemente inv\xc3\xa1lida conforme ocorre a mudan\xc3\xa7a de pulso atrav\xc3\xa9s da l\xc3\xb3gica. Existem duas solu\xc3\xa7\xc3\xb5es para este problema. A primeira \xc3\xa9 retirar uma amostra da sa\xc3\xadda apenas quando a mesma for v\xc3\xa1lida. A segunda, mais utilizada, \xc3\xa9 montar um tipo diferente de contador, chamado de contador s\xc3\xadncrono. Este utiliza uma l\xc3\xb3gica mais complexa para garantir que as sa\xc3\xaddas do contador mudem todas a um mesmo per\xc3\xadodo de tempo._NEWLINE_Divis\xc3\xa3o de frequ\xc3\xaancia: um conjunto de flip-flops "T" utilizados da maneira descrita acima ir\xc3\xa1 funcionar de modo a dividir a frequ\xc3\xaancia da entrada por 2\xe2\x81\xbf na sa\xc3\xadda do \xc3\xbaltimo flip-flop, aonde n \xc3\xa9 o n\xc3\xbamero de flip-flops utilizados entre a entrada e a sa\xc3\xadda._NEWLINE_Os registradores podem ser utilizados para armazenar dados nos computadores. Um flip-flop "D" pode representar um d\xc3\xadgito de um n\xc3\xbamero bin\xc3\xa1rio. A unidade de controle do computador envia o sinal de clock no momento certo para poder capturar estes dados._NEWLINE_Pela fam\xc3\xadlia CMOS o flip-flop D \xc3\xa9 representado pelo integrado 4013 na s\xc3\xa9rie 4000 e pelos integrados vers\xc3\xa3o HC da s\xc3\xa9rie 74XX.\n_START_SECTION_\nTemporiza\xc3\xa7\xc3\xa3o e metaestabilidade\n_START_PARAGRAPH_\nUm flip-flop em combina\xc3\xa7\xc3\xa3o com um Schmitt Trigger pode ser utilizado para a implementa\xc3\xa7\xc3\xa3o de um arbitro em circuitos ass\xc3\xadncronos._NEWLINE_Os flip-flop com clock est\xc3\xa3o predispotos a um problema chamado de metaestabilidade, que ocorre quando um dado ou uma entrada de controle est\xc3\xa1 mudando no momento do pulso de clock. O resultado \xc3\xa9 que a sa\xc3\xadda pode se comportar imprevisivelmente, levando muito tempo mais que o seu normal para se estabilizar no seu estado correto, ou mesmo oscilando uma s\xc3\xa9rie de vezes antes de se estabilizar. Gerando por exemplo a queima de um equipamento dentro de um sistema de um computador, isto pode levar a uma corrup\xc3\xa7\xc3\xa3o dos dados ou travamento._NEWLINE_Em muitos casos, a metaestabilidade nos flip-flops pode ser evitada garantindo-se que as entradas de dados e controle sejam mantidas constantes para per\xc3\xadodos especificados antes e ap\xc3\xb3s o pulso de clock, este per\xc3\xadodos s\xc3\xa3o chamados de tempo de setup (t\xe2\x82\x9b\xe1\xb5\xa4) e tempo de hold (t\xe2\x82\x95) respectivamente. Estes tempos s\xc3\xa3o especificados na documenta\xc3\xa7\xc3\xa3o (data sheet) do dispositivos, e s\xc3\xa3o tipicamente entre alguns nanosegundos e algumas centenas de picosegundos nos dispositivos modernos._NEWLINE_Infelizmente, n\xc3\xa3o \xc3\xa9 sempre poss\xc3\xadvel atingir os crit\xc3\xa9rios de setup e hold, pois o flip-flop pode estar conectado a um sinal em tempo real que pode mudar a qualquer momento, fora do controle do projetista. Neste caso, o melhor que se pode fazer e reduzir a probabilidade de erro a um certo n\xc3\xadvel, dependendo da fidelidade requerida do circuito. Uma t\xc3\xa9cnica para reduzir a metaestabilidade \xc3\xa9 conectar-se dois ou mais flip-flops em uma corrente, de modo que a sa\xc3\xadda de um alimenta a entrada de dados do outro, e todos os dispositivos compartilham um clock comum. Com este m\xc3\xa9todo, a probabilidade de um evento metaest\xc3\xa1vel pode ser reduzida a um valor desprez\xc3\xadvel, mas nunca a zero._NEWLINE_Existem flip-flop com metaestabilidade reduzida, os quais trabalham reduzindo os tempos de setup e hold o m\xc3\xa1ximo poss\xc3\xadvel, por\xc3\xa9m mesmo estes n\xc3\xa3o podem eliminar o problema completamente. Isto ocorre porque a metaestabilidade \xc3\xa9 mais que uma consequ\xc3\xaancia do projeto do circuito. Quando as transi\xc3\xa7\xc3\xb5es no clock e nos dados est\xc3\xa3o em um intervalo de tempo pr\xc3\xb3ximo, o flip-flop \xc3\xa9 for\xc3\xa7ado a escolher qual dos eventos ocorrer\xc3\xa1 primeiro. Entretanto devido \xc3\xa0s altas velocidades de processamento, existe sempre a possibilidade de que os eventos da entrada estejam t\xc3\xa3o pr\xc3\xb3ximos que ele n\xc3\xa3o possa detectar qual ocorreu primeiro. Desta forma \xc3\xa9 logicamente imposs\xc3\xadvel construir um flip-flop totalmente livre de metaestabilidade._NEWLINE_Outro valor importante para um flip-flop \xc3\xa9 o atraso de clock-a-sa\xc3\xadda (clock-to-output delay, o s\xc3\xadmbolo comum \xc3\xa9 tCO) ou atraso de propaga\xc3\xa7\xc3\xa3o (tP), que \xc3\xa9 o tempo que o flip-flop leva para mudar a sua sa\xc3\xadda ap\xc3\xb3s o sinal de clock. O tempo de uma transi\xc3\xa7\xc3\xa3o de alto-para-baixo (high-to-low transition, tPHL) \xc3\xa9 algumas vezes diferente do tempo de uma transi\xc3\xa7\xc3\xa3o de baixo-para-alto (low-to-high transition, tPLH)._NEWLINE_Quando se conectam flip-flop em uma corrente, \xc3\xa9 importante se assegurar que o tCO do primeiro flip-flop \xc3\xa9 maior que o tempo de hold (hold time, tH) do segundo flip-flop, caso contr\xc3\xa1rio o segundo flip-flop n\xc3\xa3o ir\xc3\xa1 receber os dados confiavelmente. A rela\xc3\xa7\xc3\xa3o entre tCO e tH \xc3\xa9 normalmente garantida se ambos os flip-flops s\xc3\xa3o do mesmo tipo.\n_START_SECTION_\nCircuitos integrados de Flip-Flops\n_START_PARAGRAPH_\nPodem ser encontrados circuitos integrados (CIs) com um ou dois flip-flops na mesma pastilha. Como exemplo, temos o 7473, internamente com dois Flip-Flops J-K Master-Slave, na s\xc3\xa9rie_NEWLINE_7400 (TTL).'