b'\n_START_ARTICLE_\nSDRAM\n_START_SECTION_\nAjalugu\n_START_PARAGRAPH_\nSDRAM-i m\xc3\xb5iste oli teada juba 1970. aastatest ning oli kasutusel varajastes Inteli protsessorites. \xc3\x9cldise heakskiidu elektroonikat\xc3\xb6\xc3\xb6stuses sai see alles aastal 1993, mil Samsung esitles SDRAM-i KM48SL2000. Aastaks 2000 asendas SDRAM oma t\xc3\xb5hususe t\xc3\xb5ttu k\xc3\xb5ik DRAM-m\xc3\xa4lud k\xc3\xb5igis kaasaegsetes arvutites._NEWLINE_SDRAM-i latentsus ei ole v\xc3\xa4iksem kui as\xc3\xbcnkroonse DRAM-i oma. SDRAM-i eelised tulenevad v\xc3\xb5imest vahendada operatsioone mitmele m\xc3\xa4luplokile ja sellega suurendada ribalaiust. (M\xc3\xa4luplokk on m\xc3\xa4lu osa, mille poole p\xc3\xb6\xc3\xb6rdutakse \xc3\xbchekorraga ja mille laius bittides on niisama suur kui esisiinil). N\xc3\xa4iteks Pentium-protsessorite esisiini laius on 64 bitti, mist\xc3\xb5ttu sobib m\xc3\xa4luplokiks kas \xc3\xbcks DIMM-moodul v\xc3\xb5i kaks 72 viiguga SIMM-moodulit._NEWLINE_SDRAM-id toodetakse peaaegu k\xc3\xb5ik vastavalt JEDEC-i (Joint Electron Devices Engineering Council, avatud standardeid kehtestav elektroonikat\xc3\xb6\xc3\xb6stuse \xc3\xbching) poolt kehtestatud standarditele. JEDEC avaldas oma esimese avaliku SDRAM-i standardi aastal 1993 ja on seej\xc3\xa4rel avaldanud teisi SDRAM-i standardeid, nende hulgas DDR1, DDR2, DDR3 SDRAM ja DDR4 SDRAM_NEWLINE_SDRAM on k\xc3\xa4ttesaadav ka registreeritud variantidena suuremat mastaapsust n\xc3\xb5udvatele s\xc3\xbcsteemidele, nagu serverid ja t\xc3\xb6\xc3\xb6jaamad._NEWLINE_T\xc3\xa4nap\xc3\xa4eva k\xc3\xb5ige suuremad SDRAM-ide tootjad on Samsung Electronics, Panasonic, Micron Technology ja Hynix.\n_START_SECTION_\nSDRAM-i ajalised piirangud\n_START_PARAGRAPH_\nDRAM-i j\xc3\xb5udlusel on mitmeid ajalisi piiranguid. K\xc3\xb5ige enam on t\xc3\xa4helepanu p\xc3\xb6\xc3\xb6ratud lugemists\xc3\xbckli ajale on v\xc3\xa4hendatud kuni v\xc3\xa4\xc3\xa4rtuseni 10 ns (100 MHz SDRAM) ja 5 ns (DDR-400)._NEWLINE_Teine piirang on CAS-i (ingl Column Address Strobe \xe2\x80\x93 veeruaadressi impulss ehk taktsignaal ridade ja veergudena organiseeritud m\xc3\xa4lukiibis, mida kasutatakse konkreetsele andmebitile vastava veerunumbri kindlakstegemiseks) latentsus. See on p\xc3\xbcsinud suhteliselt muutumatuna 10\xe2\x80\x9315 ns juures DDR SDRAM-i generatsioonide v\xc3\xa4ltel._NEWLINE_Operatsiooni ajal on CAS-i latentsusaeg spetsiifiline arv taktits\xc3\xbckleid, mis on programmeeritud SDRAM-i registrire\xc5\xbeiimi ja oodatud DRAM-i kontrolleri poolt. M\xc3\xa4\xc3\xa4ratud v\xc3\xb5ib olla suvaline v\xc3\xa4\xc3\xa4rtus, kuid SDRAM ei hakka liiga aeglase latentsi puhul korrektselt t\xc3\xb6\xc3\xb6le. K\xc3\xb5rgemate taktikiiruste juures CAS-i latentsusaeg taktsits\xc3\xbcklites t\xc3\xb5useb. 10\xe2\x80\x9315 ns on 2\xe2\x80\x933 ts\xc3\xbcklit (CL 2\xe2\x80\x933) 200 MHz DDR-400 SDRAM-i kellal, CL4-6 on DDR2-800 ja CL8-12 on DDR3-1600 jaoks._NEWLINE_SDRAM-i moodulitel on omad ajaparameetrite spetsifikatsioonid, mis v\xc3\xb5ivad olla aeglasemad kui moodulis olevatel kiipidel. 100 MHz SDRAM-kiipide esmakordsel ilmumisel m\xc3\xbc\xc3\xbcsid osad tootjad "100 MHz" mooduleid, mis ei oleks saanud sellise taktkiiruse juures usaldusv\xc3\xa4\xc3\xa4rselt t\xc3\xb6\xc3\xb6tada. Vastuseks avaldas Intel PC100 standardi, mis oli koosk\xc3\xb5las igasuguste n\xc3\xb5udmistega ning sai t\xc3\xb6\xc3\xb6tada usaldusv\xc3\xa4\xc3\xa4rselt 100 MHz juures. See standard oli laialdaselt m\xc3\xb5jukas ning termin "PC100" sai kiiresti \xc3\xbcldiseks identifitseerijaks 100 MHz SDRAM-i moodulite puhul. Siiani kasutatakse "PC"- kui prefiksina koos numbritega (N\xc3\xa4iteks PC66, PC100, PC133, kuigi tegelik numbrite t\xc3\xa4hendus on praeguseks muutunud)._NEWLINE_J\xc3\xa4rjestikuste aadresside poole p\xc3\xb6\xc3\xb6rdumisel (mis on levinud juhtum, n\xc3\xa4iteks k\xc3\xa4skude lugemine programmist) genereerib SDRAM p\xc3\xa4rast esimese aadressi andmist j\xc3\xa4rgmised ise. Seda nimetatakse \xe2\x80\x9cs\xc3\xa4hvatuseks\xe2\x80\x9d (inglise burst). Seejuures kulub esimesele p\xc3\xb6\xc3\xb6rdumisele sama palju aega kui FPM- ja EDO-m\xc3\xa4lu puhulgi, kuid j\xc3\xa4rgnevad andmed on loetavad ja kirjutatavad juba siini sagedusega. \xe2\x80\x9cS\xc3\xa4hvatuse\xe2\x80\x9d pikkuse ja muud parameetrid saab SDRAM-le vastava registri abil ette anda.\n_START_SECTION_\nSDR SDRAM\n_START_PARAGRAPH_\nAlguses tuntud kui SDRAM (ingl. single data rate SDRAM ehk \xc3\xbchekordse kiirusega s\xc3\xbcnkroon-DRAM), aktsepteerib \xc3\xbche k\xc3\xa4su ja saadab \xc3\xbche andmes\xc3\xb5na \xc3\xbche taktits\xc3\xbckli jooksul. T\xc3\xbc\xc3\xbcpilised taktsagedused on 100 ja 133 MHz. Kiibid on valmistatud valiku andmesiini suurustest (levinumad on 4, 8 v\xc3\xb5i 16 bitti), kuid kiibid on peamiselt kokku pandud 168-kontaktilistesse DIMM-idesse, mis loevad v\xc3\xb5i kirjutavad \xc3\xbcheaegselt 64 (non-ECC) v\xc3\xb5i 72 (ECC) bitti._NEWLINE_Andmesiinide kasutamine on keerukas ja n\xc3\xb5uab kompleksset DRAM-kontrolleri vooluringi, kuna DRAM-ile asuvad andmed peavad olema esitatud kirjutamisk\xc3\xa4suga sama ts\xc3\xbckli ajal, kuid lugemine annab v\xc3\xa4ljundi 2 v\xc3\xb5i 3 ts\xc3\xbcklit p\xc3\xa4rast lugemisk\xc3\xa4sku. DRAM-kontroller peab j\xc3\xa4lgima, et andmesiini ei kasutataks samal ajal nii lugemiseks kui ka kirjutamiseks._NEWLINE_T\xc3\xbc\xc3\xbcpiline SDR SDRAM-i kella sagedus on 66, 100 ja 133 MHz (perioodid 15, 10 ja 7,5 ns), kuid on saavutatud ka sagedust kuni 150 MHz.'