Verilog — в чем отличия?
Отличия языков в уровнях абстракции. 
На уровне вентилей Verilog имеет все из коробки, язык от туда и начинался, в то время как для VHDL была разработана VITAL. В результате они сравнились по возможностям.
С описанием алгоритмов и поведенческих моделей, они справляются оба, тут дело вкуса и действительно наличия лицензии. Verilog зачастую идет как основной язык, в то время VHDL - опция. Куча софта на входе желают видеть Verilog или производные из него. В плане FOSS решений есть icarus verilog и GHDL, однако последний вроде как встал.
Уровень системы, тут конечно VHDL вырывается в перед. Аля Паскаль( и его родители ) система пользовательских типов, все из коробки, ребята давайте тип сделаем фукнции к нему напишем, операторы определим, лучше день потерять потом за пять минут до лететь. Куда там C-подобному Verilog'у без структур данных, тяжко. Однако SystemVerilog такое С++ из мира Verilog.  Вот вам Typedef, Enum, Union, Struct, Class. Правда SV - это другой язык и  к нему опять нужна лицензия.
Я начинал с VHDL, он такой строгий и прям в строгости держит, сейчас перебираюсь на Verilog, SystemVerilog.
можете обосновать преимущество перед VHDL 
Никаких преимуществ. По факту будете писать на том языке, лицензии на который куплены у вашего работодателя (если мы про SoC).
Более приближен (по функциональности RTL) к VHDL новомодный SV.