Fuse structure for integrated circuits
Die Erfindung betrifft eine Schmelzbrückenanordnung in oder auf integrierten Schaltungen, insbesondere hochintegrierten Speicherchips, bei denen jeweils eine Bank (10) von Schmelzbrücken (F 1 , F 2 ...) zusammen mit einer mit den Schmelzbrücken (F 1 , F 2 , ...) elektrisch verbunden Auswertelogik (21), die feststellt, ob eine oder mehrere der Schmelzbrücken (F 1 , F 2 , ...) durchtrennt ist, neben und in Zuordnung zu einem Speicherfeldsegment (20) angeordnet ist, und ist dadurch gekennzeichnet, dass eine oder mehrere in kleinere Einheiten (101, ...106) aufgeteilte Bänke (10) der Schmelzbrücken (F 1 , F 2 , ...) unter Einschränkung der Breite(n) (B) der Bank (10) bzw. Bänke so gruppiert sind, dass wenigstens ein Teil der Schmelzbrücken (F 1 , F 2 ,...) quer zur Breitenrichtung der Bank (10) nebeneinander liegt (Figur 4).