Under det senaste årtiondet har multiplikation av flyttalsmatriser på FPGAs studerats omfattande och effektiva arkitekturer samt detaljerade prestandamodeller har tagits fram. Genom att designa dessa IP-kärnor tar man ett fast fotavtryck som inte nödvändigtvis optimerar användningen av alla tillgängliga resurser. Dessutom är arkitekturerna på låg nivå inte lätta att mäta med en parameteriserad syntes. I detta papper används hög nivå syntes för att finjustera konfigurationsparametrarna för att uppnå högsta prestanda med maximal resursutnyttjande. En prospekteringsstrategi presenteras för att optimera användningen av kritiska resurser (DSP, minne) för varje given FPGA. För att ta hänsyn till den begränsade minnesstorleken på FPGA, är en blockorienterad matris multiplikation organiserad så att blocksammanfattningen görs på CPU medan block multiplikation sker på logikväven samtidigt. Kommunikation overhead mellan CPU och FPGA minimeras genom att strömma blocken i en Gray kod beställningsschema som maximerar data återanvändning för på varandra följande blockmatris produktberäkningar. Med hjälp av högnivåsyntesoptimering fungerar programmerbar logik på 93% av den teoretiska toppprestandan och den kombinerade CPU-FPGA-designen uppnår 76% av den tillgängliga maskinvarubearbetningshastigheten för flyttal-punkt multiplikation av 2K med 2K matriser.
D'Hollander REF föreslår en blockerad matris-matris multiplikation, där blocksammanfattning görs över värdprocessorn medan blockmultiplikation utförs på FPGA.
High-Level Synthesis Optimization for Blocked Floating-Point Matrix Multiplication
{'venue': 'CARN', 'journal': None, 'mag_field_of_study': ['Computer Science']}