&THE IC-INDUSTRIN rör sig snabbt för att införa ny djupmikronteknik (DSM) som erbjuder aldrig tidigare skådade integrationsnivåer och kostnadsfördelar. Tyvärr utgör dessa avancerade tekniker nya och ibland oväntade utmaningar för halvledarindustrin. Dagens DSM-problem med överdriven strömavledning, spänningsdroppar, kopplingsbuller och minskande produktionsutbyte kommer att fortsätta och kommer sannolikt att förvärras. Detta har lett till utveckling av SOC-designmetoder för att hantera problemen med komplexitet och produktivitet. 1 Som ett resultat, SOC design flaskhals inom DSM-teknik skiftar från återanvändbar IP-design och integration till fysisk design och verifiering av det övergripande systemet. För att minska strömavledningen har tillverkarna skalat ned matningsspänningen i varje på varandra följande teknik. Ökande driftfrekvenser och effekttätheter i 90-nm och 65-nm ICs leder dock till en högre andel av spänningsfall i elnätet. Samtidigt byte av I/O-block och kärnlogik orsakar stora, snabba förändringar i försörjningsström. Nivån och förändringstakten för ström är de två huvudsakliga källorna till strömförsörjningsbuller. Samtidigt minskar toleransen mot spänningsminskning i DSM-tekniken till följd av lägre logiska bullermarginaler. Detta beror på att tröskelspänningar inte minskar lika snabbt som matningsspänningar som den tekniska geometrin minskar. En ständigt varierande V DD eller V SS spänningsprofil introducerar oförutsägbarhet i timing beteende logik grindar, vilket gör design sign-off svårt. Dessutom kan stora, ögonblickliga spänningsfall på strömförsörjningsskenor göra standardceller och minneskretsar obrukbara och leda till oväntat beteende. Elförbrukning och strömförsörjningsbuller kommer sannolikt att vara de två största utmaningarna med halvledarkonstruktion under de närmaste åren. Här handlar det om att upprätthålla kraften i DSM-konstruktioner. Spänningsminskningen i elnätet beror på två komponenter: IR och Ldi/dt. R representerar motstånden hos nät med kraftnät, kraftdynor och enhetspaket. L representerar induktanserna i kraftnätsnätet, strömdynor och enhetspaket. Vårt mål är att ge användbar information för att korrekt hantera leveransbuller i stora SoCs. Tidigare var analystekniker och designmått som handlade om strömförsörjningsspänningsfall förenklade. Designers analyserade strömförsörjningsbuller med statisk spänningsfallsanalys (SVD), vilket kanske inte återspeglar den verkliga karaktären av strömförsörjningsfluktuationer, vilket leder till antingen onödig överdesign eller risk för tidsfel. Dynamisk spänningsdroppe (DVD) analys växer fram som en ersättning av SVD-analys för att fånga effekten av strömförsörjning buller på timing beteende logik och minnesceller. Inget tillvägagångssätt har dock varit helt berättigat eller validerat. För att bättre förstå effekten av strömförsörjningsbuller på prestanda är det viktigt att övervaka och mäta strömförsörjningsbuller på kisel. Nästa steg är att minska det totala strömförsörjningsbullret, som kan uppnås på många sätt. Bland fysisk design Redaktörens anmärkning: Kraft integritet växer fram som en stor utmaning i djup-submikron SoC-konstruktioner. Bristen på förutsägbarhet är en komplicerande tidsstängning, fysisk konstruktion, produktionstest och hastighetsklassificering av SoC. I denna artikel beskrivs och valideras två mätvärden som kvantifierar effekten av strömförsörjningsbuller. - Effektförsörjning bulleranalys mätvärden SVD analys och verifiering har varit en väsentlig del av den fysiska konstruktionen och verifieringsflödet i halvledarindustrin i mer än 10 år. I detta tillvägagångssätt, kretsens transistorer eller block drar sin genomsnittliga ström från elnätet, och IR droppar över chipet beräknas med hjälp av dessa genomsnittliga strömmar. De beräknade fasta värdena matas till tidtagningskontrollanterna, som bedömer IR:s inverkan på fördröjningen. SVD-analys har gett användbar feedback när det gäller vissa uppenbara fel i elnätskonstruktionen. Vid 90-nm och mindre teknik räcker det dock inte med SVD-verifiering för att säkerställa energiintegriteten. Det tar inte hänsyn till bidraget från effekttäthet, variationer i växlingsaktivitet profil, och påverkan av induktans och decaps, inklusive LC resonanseffekter. 2 Därför är det otillräckligt för att analysera och optimera kraftförsörjningsnätverk i SoC-konstruktioner. Nyligen började industrin att använda DVD-analys för att fånga effekten av decaps, induktans, och rumsliga och temporal växling händelser i designen. DVD-analys returnerar inte ett fast värde och kan därför inte enkelt bedömas eller återanmälas till tidsanalysmotorer. För närvarande finns det ingen tecken-av eller analys metrisk för att karakterisera en DVD-profil. Denna brist på lämpliga mått för DVD gör det svårt att jämföra olika DVD-profiler och vidta lämpliga designåtgärder, när det gäller tekniska ändringar order, för att förbättra DVD-profilen. Vi föreslår och validerar användningen av två mått för att kvalificera en DVD-profil och dess inverkan på en designs timing prestanda. DVD avg metrisk är DVD-profilens medelvärde i timingcykeln, och DVD max är DVD-profilens toppvärde i timingcykeln. Dessa förenklade mått är konstruktionsoptimeringsindikationer som påskyndar designprocessen. Användarna bör lägga till konstruktionsmarginaler till dessa mått för att ta hänsyn till sina förenklingar, eller också bör de utföra den slutliga sign-off-processen med faktiska DVD-profiler. Även om dessa två mått verkar uppenbara, har det inte gjorts någon större analys för att stödja deras användning. Här visar vi att DVD avg korrelerar med designens tidsfördröjning och bör ställas in på designens timingmarginal (i procent av klockcykeln). Den DVD max värdet representerar den minsta spänningsfall som orsakar ett funktionellt fel i beteendet hos minnesceller eller standardceller. Det vill säga, om spänningsfallet överstiger DVD max, beteendet hos standardceller eller minnesceller kommer att vara oförutsägbar. Därför beror värdet av DVD max på toleransen för enskilda standardceller eller minnesceller mot spänningsfall. I vår designmiljö har vi fastställt att DVD avg inte bör överstiga 5% av V DD -V SS, och DVD max inte överstiga 20% av V DD -V SS. Dessa gränser är pessimistiska nog att förklara hur förenklade dessa mått är. Spänningsdroppar profiler av olika fall av kritiska vägar är nästan lika varandra, med tanke på beteendet hos timing-drivna placering motorer som tenderar att kluster fall av samma väg i närheten för att underlätta timing stängning. Därför kan vi säkert anta att alla fall av en kritisk väg se samma DVD-profil. I hörnfall, där detta antagande inte är sant, designers måste analysera DVD avg och DVD max för alla fall av kritiska vägar i timing fönstret i varje instans. Tidsfönstret för varje instans är där instansen faktiskt byter. För att stödja dessa två mätvärden fastställer vi först att effekten av spänningsminskningsprofilen på en digital vägs timingprestanda är likvärdig med att tillämpa en fast matningsspänning på V DD - DVD avg på samma väg. Med andra ord simulerar vi först en logisk väg i närvaro av den sanna dynamiska spänningsprofilen på strömförsörjningen. Sedan använder vi en likströmsspänning lika med genomsnittet av spänningsprofilen på strömförsörjningen och visar att timingen beteendet i de två fallen kommer att matcha. Figur 1 visar den intuitiva orsaken till detta förhållande. Betrakta fördröjningen av den kritiska vägen av kretsen mellan de två flip-flops. Det är tydligt att portfördröjningen minskar när matningsspänningen överskjuts och ökar när matningsspänningen underskjuts. När matningsspänningen fluktuerar kommer portar som ser en spänning falla högre än V DD -DVD avg att accelerera, och portar som ser en spänning falla lägre än V DD -DVD avg kommer att decelerera, jämfört med den situation där alla portar ser en spänning falla lika med V DD -DVD avg. 237 Eftersom vägar består av flera grindar antar vi att genomsnittslagen gäller: Förseningar i stigen utjämnas med genomsnittet av fördröjningsvariationerna för varje grind i stigen. För detta antagande att hålla, förhållandet mellan grindförseningar och spänning runt den nominella punkten bör vara linjär, och den väg som beaktas bör spänna över hela klockcykeln, i genomsnitt hela spänningsprofilen, inte bara en del. Vi finner att antagandena om linjäritet och bana medelvärde effekter är giltiga eftersom strömförsörjning buller analyseras upp till DVD max 5 20% (hålla grindförseningar nästan linjärt proportionellt mot VD ), och vi är intresserade av kritiska vägar som standard. Vi validerade dessa antaganden på flera industriella konstruktioner genom att simulera den extraherade layouten av deras vägar i Spice med detaljerade spänningsdroppar profiler och med VD -DVD avg. Vi använde en kommersiell DVD analysverktyg för att få detaljerade matningsspänning profiler av banor. Vi valde tre kritiska vägar på olika fysiska platser av ett kommunikationschip som använder en 90-nm CMOS-process med en 1,0-V leverans och simulerade olika dataaktiviteter för att skapa DVD-profiler med olika former. Vi simulerade de extraherade kritiska vägar med den sanna profilen och dess motsvarande V DD - DVD avg. Figur 2 visar resultaten för en väg. För varje profil taggad V DD - DVD avg, simulerade vi banan med den faktiska DVD-profilen och dess motsvarande DC spänning av V DD - DVD avg. Figuren använder punkter för att representera simuleringsresultaten för den sanna profilsimuleringen, och en solid linje för att representera simuleringsresultat med DC-spänningen av VD-DVD avg. Skillnaden mellan timingprestanda är mindre än 1 % för alla simulerade fall. I alla våra kritiska vägar har DVD-profilerna för olika instanser av den kritiska vägen liknande egenskaper. Vi simulerade också varje instans med sin egen DVD-profil och observerade ingen märkbar förändring i resultat. Resultaten visar ett starkt linjärt förhållande över det område som visas och indikerar ungefär att en förändring av VDD med 5–10 % leder till en förändring av fördröjningen med 5–10 %. Genom att analysera olika DVD-profiler med hjälp av dessa mätvärden kom vi fram till en viktig slutsats: Ldi/dt-effekten av spänningsfallet är inte lika kritisk som IR-bidraget. Ldi/dt påverkar endast DVD max och har därmed minimal påverkan på DVD avg så länge laddningen är slutförd inom cykeln. Därför spelar Ldi / dt spänningsfall inte en viktig roll i chipets timing prestanda så länge det inte skapar försörjning fluktuationer som överstiger DVD max. De två mätvärdena låter oss jämföra och kvalificera DVD-profiler och optimera designen mer effektivt för att förbättra timingmarginalerna. Det beteende som beskrivs av DVD avg är grundläggande och härrör från arten av celler som svarar på spänningsvariationer. Detta beteende celler som svarar på den genomsnittliga strömförsörjningsspänningen bör hålla åtminstone för 65-nm teknik. Beväpnad med denna kunskap är konstruktörens nästa steg att minska leveransbullret. Här fokuserar vi på decaps och de nya designöverväganden som krävs som teknikskalor under 90 nm. Bland tekniker för bullerreducering vid strömförsörjning är det vanligast att sätta in dekapsyler. Decaps håller en reservoar av laddning och placeras runt regioner med hög nuvarande efterfrågan. När stora förare växlar, ger närliggande decaps en strömkälla som minskar IR och Ldi / Dt spänning sjunker för att hålla målet genomsnittliga och topp matningsspänningar inom sina bullerbudgetar (DVD avg och DVD max ). White-space decaps, figur 3 visar en decap bildas av en NMOS transistor. Denna dekapsling är modellerad som en klumpad RC-krets, där C bestämmer den tillgängliga laddningen och R bestämmer det övergående svaret på laddningsleveransen till kopplingskretsen. 3 Effektiv kapacitans C eff och effektiv kanal motstånd R eff vid låga frekvenser är Här, C ox är oxid kapacitans per enhet område, C ol är summan av överlappning och fringing kapacitanser per enhet bredd, m är kanalen rörlighet, V TH är tröskeln spänning, och W och L är transistorns bredd och längd. Både R eff och C eff är funktioner i driftsfrekvensen, f. Detta var inte en viktig fråga i tidigare teknik, men, som f ökar, är det viktigt att inse att dessa värden inte kommer att vara konstant. Till exempel, överväga en fast område decap med växlande W och L. Medan transistorområdet är fast, lågfrekventa kapacitanser och motstånd kommer att ändras från en layout till en annan enligt Ekvationer 1 och 2. Vi använde Spice för att rita frekvensegenskaperna hos NMOS och PMOS decaps. Typiska snabba klockfrekvenser finns idag i GHz-området, men det är viktigt att studera frekvenssvaret långt bortom klockfrekvensen. De flesta av de spektral effekttäthet digitala signaler ligger inom frekvenser på upp till f knä 5 1/(2t stigning ), där t stigning är en signals stigtid (på ordningen 50 hk eller mindre), och f knä är 3-dB brytfrekvensen för spektral effekttäthet. 5 Vi antar konservativt att t stiga 5 50 hk, och vi utför analysen upp till 10 GHz. Som figur 4 visar sönderfaller både R eff och C eff i värde allteftersom frekvensen ökar. Anledningen till detta är att laddningen i MOSFET-kanalen inte kan ändras omedelbart, eftersom mobila bärare från källan och avloppet tar en begränsad tid att bilda inversionsskiktet. Kanalladdningens svarstid styrs av enhetens transittid, som är kvadratiskt relaterad till kanallängden. Vid höga frekvenser kan kanalladdningen inte svara tillräckligt snabbt för att matcha portladdningen och orsaka en effektiv nedbrytning i kapacitansvärdet. Både NMOS- och PMOS-enheter med långa kanaler har liknande egenskaper, men effekten är mycket mer uttalad i PMOS-enheter. Till exempel när L 5 32l, kapacitansen sjunker märkbart eftersom enheten inte kan tillhandahålla laddningen i kanalen med den hastighet som krävs av spänningsändringar vid porten. Vid 10 GHz sjunker NMOS-enhetens kapacitans med 20 %, medan PMOS-enhetens kapacitans sjunker med 80 %. Detta innebär att decaps bör utformas med mindre L-värden, vilket kräver användning av flera parallella enheter, vanligen kallade fingerade layouter. Till exempel kan en enhet med L 5 32l läggas ut med fyra enheter, var och en med L 5 8l. PMOS-enheter måste använda ungefär dubbelt så många fingrar för att uppnå samma prestanda som NMOS. Du kan förstå detta intuitivt genom att jämföra svaren från L 5 32l för NMOS med L 5 16l för PMOS. Tyvärr ökar användningen av fingrar antalet kontakter och ökar området. Områdespåföljden kan vara allvarlig, så en lämplig L måste väljas-en som avlastar område och frekvensrespons. Vid 90-nm-teknikens nod uppstår två nya problem eftersom oxidtjockleken t ox minskar till 2,0 nm eller mindre. En stor spänningsfall över den tunna oxiden introducerar grind-tunneling läckage 6 och potentiell elektrostatisk urladdning (ESD) nedbrytning. 7 Högre gate-tunneling läckage genom decaps ökar chipets totala statiska effektförbrukning. En ESD-händelse över den tunna grinden oxid ökar sannolikheten för permanenta skador på IC. Vi kan bestämma grindläckagenivåer med BSIM4 Spice-modeller. Med en 90-nm teknik med 2,0-nm oxid tjocklek och 1,0 V strömförsörjning, kan vi uppskatta motsvarande grind läckage strömtäthet, J, som 3 3 10 27 A/mm 2 för NMOS och 239 1 3 10 27 A/mm 2 för PMOS. Således PMOS grindläckage är ungefär tre gånger mindre än NMOS grindläckage för samma storlek transistorer. Gate läckage bidrar till total statisk effektförbrukning, och decaps vanligtvis upptar ett stort onchip område. White-space decaps (de som ligger utanför standardcell blocken) kan implementeras med hjälp av en tjockare oxid, kraftigt minska läckage och ESD, men normalt förbrukar tre gånger mer område. Standardceller kräver användning av tunnoxiddekapsyler eftersom dekapslarna är inbäddade i logikblocken. En möjlig lösning är att endast använda PMOS-enheter för standardcellsdekapsyler, eftersom de läcker mindre. Detta är dock inte en genomförbar lösning för högpresterande kretsar, eftersom PMOS-enheter har en sämre frekvenssvar än NMOS-enheter. Standardcellsdekapsyler vid 90 nm kräver också ändringar för ESD-skydd. ESD är en övergående process av statisk laddning som kan uppstå vid mänsklig kontakt med en IC-stift. Vanligtvis bärs ca 0,6 mC laddning på en kroppskapacitet på 100 pF, vilket genererar en potential på 2 kV (eller högre) för utsläpp från den kontaktade IC-stiftet till marken under en tid av mer än 100 ns. 7 När man kör simuleringar av en ESD-händelse kan konstruktören mäta oxidspänningen och jämföra den med en apparats oxidnedbrytningsspänning för en given teknik. Oxidnedbrytningsspänningen är nästan linjärt proportionell mot oxidtjockleken. 7 Till exempel, en 90-nm process med t ox 5 2.0 nm har en oxid nedbrytningsspänning på cirka 5 V. Om tjockleken fördubblas, oxid nedbrytningsspänningen fördubblas också till cirka 10 V. I en ESD skyddssystem för dekapslingar, en serie motstånd R in krävs som skydd element. Detta motstånd begränsar största möjliga spänning vid porten, där ESD-skador skulle uppstå. Naturligtvis, att sätta in en stor R i dramatiskt minskar dess frekvens svar och övergående svar. Följaktligen måste formgivarna överväga avvägningen mellan ansvarsfördelningsbeslutets skydd och decap-svarstiden. För att ta itu med frågan om ansvarsfördelningsbeslutets tillförlitlighet har cellbiblioteksutvecklare föreslagit en korskopplad dekapsling. Denna design ger bättre ESD-skydd genom att ha ett större effektivt motstånd utan extra yta.  240 IR-Drop and Power Supply Noise Effects in Very Deep-Submicron Designs IEEE Design & Test of Computers Det är viktigt att korrelera strömförsörjning buller estimeringsverktyg med kisel resultat för att säkerställa tillförlitliga data för att minska DVD. 2 Det finns många tekniker för övervakning av strömförsörjning buller på chip. 8 Dessa tekniker är inte lämpliga för produktionsmiljöer, eftersom de kräver antingen betydande område eller komplexa off-chip databehandling. För att övervinna dessa begränsningar undersökte vi en enkel övervakningsteknik baserad på undersampling. 9 Vid undersampling fångas en högfrekvent periodisk signal från ett stort antal cykler med hjälp av en långsammare provtagningssignal för att uppnå en höghastighetsprovtagningshastighet. En långsam, högprecisionsprovtagare kan fungera under många cykler för att emulera en snabb, högprecisionsprovtagare. Denna teknik eliminerar behovet av att byta noggrannhet för hastighet eller vice versa. I vårt fall, DVD var inte periodiskt, men vi kunde upprepa samma experiment flera gånger, varje gång skev provtagningspunkten med en liten deltatid, T SAMP, som representerar provtagningsperioden, vilket resulterar i en likvärdig provtagningsfrekvens av F SAMP 5 1/T SAMP. Vår implementering av denna teknik inkluderar en provand-hold krets och en A / D omvandlare. ADC är valfritt om den analoga uteffekten kan observeras genom en analog stift. Sample-and-hold kretsar består av en regelbunden operativ förstärkare, som har en offsetspänning på mindre än 1 mV. I vårt genomförande har vi inte integrerat ADC på samma chip. Vi bestämde att ca 30 prover vanligtvis är tillräckligt för att representera DVD-profilen, och därför måste mätningen upprepas minst 30 gånger. Vi upprepade mätningen för varje punkt fem gånger i genomsnitt och upphävde bullereffekterna, vilket resulterade i 150 mätningar. För en typisk klockfrekvens på 300 MHz tog dessa mätningar ca 0,5 ms. Ett annat enkelt sätt att övervaka strömförsörjningsbuller är att skapa en bredbandssond på chip. Figur 5 illustrerar denna teknik. Den resistiva impedansen av trådspåret från den provade punkten på kraftnätet till den analoga pinnen på den anordning som används för att övervaka matningsbullret måste ligga kvar på 50 ohm. Som figur 5 visar ska den analoga pinnen vid mätning i bänken avslutas med ett externt 50-ohm-motstånd för att förhindra ringningar och reflektioner på sonden. Onchip-trådspåret måste vara noggrant avskärmat för att förhindra risken för korstalk med intilliggande on-chip-signaler. Provtagningspunkten ligger strax ovanför standardcellens strömförsörjningsskena i den region där strömförsörjningsbullret är högt. Figur 6 visar DVD-simuleringen resultat från ett kommersiellt spänningsdroppar analysverktyg, och kisel resultat från en bredbandssond. Vågformen är den faktiska spänningsminskningen på V SS-nätverket vid en varm punkt under normalt läge. Det totala uppmätta V DD-V SS-spänningsfallet var 28 mV, medan det simulerade V DD-V SS-spänningsfallet var 25 mV. För att uppnå denna nivå av korrelation krävdes stora ansträngningar för att korrekt modellera motsvarande motstånd och induktans av paketet, pads, och bond ledningar. När korrelationen väl etablerats kunde vi lita på simuleringsresultaten för att optimera kraftnätsnätet och vår designstrategi för decap-insättning. Ett område som tidigare förbisetts är hanteringen av försörjningsbuller under provningsprocessen. Tidigare arbete har försökt att minska effekt eller termiska effekter av scan-baserad testning. 10 Avsökningstestläge är dock sårbart för strömförsörjningsbuller eftersom omkopplingsaktiviteten normalt är tre till fyra gånger högre än i normalt läge till följd av DFT-strategin. Detta leder till överdriven spänningsfall under scan testning. 11 I vissa fall har spänningsfallet i avsökningsläget varit så överdrivet att det har resulterat i oavsiktligt logiskt värde sammanfallande och testresultatkorruption. Frågan är mer kritisk för fördröjningstester eftersom chipet testas med hastighet, och hastighetsnedbrytning som orsakas av spänningsfallsfluktuationer skapar mätbuller. Prestandanedbrytning i skanningsläge på grund av strömförsörjningsbuller kan vara så mycket som 15%, vilket innebär att testingenjörer bör utföra fördröjningstester vid långsammare frekvenser för att säkerställa att bra enheter inte misslyckas med testet. För att ta itu med denna fråga antog vi ett hierarkiskt avsökningsflöde med särskild behandling av den skanningsbara signalen. Vi undersökte också en ny 241 multi-lansering scan testteknik för att minska DVD-skillnaden mellan delay testing och funktionellt läge. Forskning har visat att hierarkisk avsökning kan minska strömavledning i avsökningsläge. 12 För att begränsa mängden byte aktivitet över chipet under skanning vektor testning, valde vi en hierarkisk strategi som delar chipet i DFT regioner, som figur 7 visar. Varje DFT-region testas sekventiellt. Den block-sel-signalen väljer den DFT-region som är under provning. När en given DFT-region testas förblir de andra DFT-regionerna i normalläge för att säkerställa att deras avsökningskedjor inte växlar och att deras växlingsprofiler håller sig närmare normalläge. När en DFT-region väljs tillåts dess scan-enable-signal, scan_en, att växla, medan scan_en-signalerna från andra DFT-regioner tvingas till 0 för att hålla dem i funktionellt läge och förhindra att deras scan-kedjor flyttas. Flera experiment visade att vi behöver minst åtta partitioner för att hålla kopplingsprofilen närmare funktionellt läge. Vi kan också styra ATPG-verktyget för att begränsa mängden bytesaktivitet under bytet för att hålla det närmare funktionellt läge. I många fall kan dock ATPG-verktyget inte minska bytesaktiviteten till önskad nivå. Vi simulerade spänningsfall profiler över chipet för alla fall av en 90-nm SoC. Designen använder en 1-V leverans och innehåller 489,817 instanser. Figur 8 visar fördelningen av spänningsfallet för en platt scan design och hierarkisk scan design. Vi beräknade spänningsprofilen för varje instans i den instansens timing fönster. Graferna visar att den minskade mängden av bytesaktivitet i vår hierarkiska scan arkitektur märkbart förbättrar spänningsdroppar kartan över chipet. Den genomsnittliga spänningen sjunker över alla fall i plan scan design är 72,6 mV, vilket minskar till 45,2 mV i hierarkisk design. Clock-gating tekniker för att minska effektavledning kan användas i samband med den hierarkiska avsökningsmetoden. Att hålla ingångarna i vissa avsökningskedjor vid 0 under växlingen kan också minska strömavtagningen under avsökningstestet, men detta påverkar allvarligt testtäckningen genom att utesluta dessa avsökningskedjor.  242 IR-Drop and Power Supply Noise Effects in Very Deep-Submicron Designs IEEE Design & Test of Computers Det hierarkiska tillvägagångssättet är godtagbart för feltester, men att testa för fördröjningsfel kräver en närmare korrelation med den normala omkopplingsprofilen. För att uppfylla detta krav kan en teknik med flera starter hålla blocket under provning i normalt läge i mer än de traditionella start- och fångstcyklerna. Med hjälp av flera startcykler kan blockets DVD stabilisera och närma sig den normala läge profilen, vilket förbättrar delay-test noggrannhet. Flera experiment visade oss att vi i de flesta fall behöver minst tre startcykler för att skapa bytesaktivitet närmare det normala läget. Vi kan använda detta tillvägagångssätt för både övergångsfeltestning och feltestning av tåglägesfördröjning. Den inledande startcykeln kan fortfarande utlösa högre än normal omkopplingsaktivitet, men omkopplingsaktiviteten kommer att stabiliseras till normala nivåer efter några på varandra följande startcykler. Vi utför timingen mätning på fångstcykeln, där spänningsprofilen bör korrelera väl med det normala läget. Denna tekniks huvudsakliga nackdel är att den minskar övergången och försenar feltäckningen eftersom ATPG-verktyget måste använda en sekventiell ATPG-motor, vilket i allmänhet resulterar i lägre provtäckning än med kombinerade ATPG-motorer. Vi simulerade spänningsdroppar med hjälp av ett singellanserande, enkelfångat mönster; ett multi-lanserande, enkelfångat mönster och ett normalt läge. Den DVD max och DVD avg av singel-lansering, singelcapture mönster var 56% respektive 19% högre än i normalt läge vid infångning cykel. DVD max och DVD avg av multi-lansering, singel-fång mönster var respektive 4,5% respektive 1,6% högre än i normalt läge vid infångning cykel, visar en mycket närmare korrelation med funktionellt läge. Våra experimentella resultat visar på en märkbar minskning av strömförsörjningsbuller under skanningstester och en närmare korrelation mellan scan-based path delay testing och funktionell hastighetsklassificering. Vi måste dock påpeka att det nästan är omöjligt att återskapa samma DVD-profil i avsökningsläge, och därför är marginalfördelning nödvändig. Även i funktionellt läge skapar varje dataaktivitet en tydlig DVD-profil.
Arabi m.fl. undersökt elförsörjningsbuller (PSN) påverkan på prestanda och tillförlitlighet av SoCs REF.
Power Supply Noise in SoCs: Metrics, Management, and Measurement
{'venue': 'IEEE Design & Test of Computers', 'journal': 'IEEE Design & Test of Computers', 'mag_field_of_study': ['Computer Science']}