När antalet kärnor per die ökar, vare sig de processorer, minnesblock, eller anpassade acceleratorer, den on-chip koppla samman kärnorna använder för att kommunicera vinner betydelse. Vi börjar denna studie med en område-prestanda analys av sammankopplingen design utrymme. Vi finner att det inte finns någon enskild nätverksdesign som ger optimal prestanda inom en rad olika trafikmönster. Detta tyder på att det finns en möjlighet att uppnå prestanda genom att anpassa sammanlänkningen till en viss applikation eller arbetsbelastning. Vi föreslår polymorphic on-chip nätverk för att möjliggöra perapplication nätverk anpassning. Detta nätverk kan konfigureras innan program körtid, att ha topologi och buffring av godtyckliga nätverksdesigner. I detta dokument föreslås en sådan polymorfisk nätverksarkitektur. Vi demonstrerar dess lägen av konfigurerbarhet, och utvärdera polymorph nätverk arkitektur design utrymme, producerar polymorphic tyger som minimerar nätverksytan overhead. Slutligen utökar vi nätverket på chip design utrymme att inkludera en polymorph nätverk design, visar att ett enda polymorphic nätverk är kapabel att genomföra alla pareto optimal fast nätverk design.
Kim och Al. REF konstaterade att det inte finns någon design av ett enda nätverk som kan ge optimal prestanda inom en rad olika kommunikationsmönster, och föreslog att man skulle anpassa sammanlänkningen till en viss applikation.
Polymorphic On-Chip Networks
{'venue': 'CARN', 'journal': None, 'mag_field_of_study': ['Computer Science']}