Multicore processorer är en effektiv lösning för att klara prestandakraven i realtid inbyggda system på grund av deras goda prestanda-per-watt-förhållande och hög prestanda kapacitet. Dess användning i integrerade arkitekturer som IMA eller AUTOSAR begränsas av det faktum att multicores inte garanterar ett tidskompatibelt beteende för applikationerna: WCET av en uppgift beror på inter-task interferenser som införs av andra uppgifter som körs samtidigt. Denna artikel fokuserar på minnessystemet off-chip: hårdvaran delade resursen med störst påverkan på WCET och därmed det största hindret för användning av multicores i integrerade arkitekturer. Vi presenterar en analytisk modell som beräknar den värsta förseningen, även känd som Upper Bound Delay (UBD), som ett minne begäran kan lida på grund av minnesstörningar som genereras av andra co-running uppgifter. Genom att beakta UBD i WCET-analysen är den resulterande WCET-uppskattningen oberoende av de andra uppgifterna, vilket säkerställer att objektet är tidskomposerbart och möjliggör användning av multikärnor i integrerade arkitekturer. Vi föreslår en minneskontrollant för hårda multikärnor i realtid som överensstämmer med den analytiska modellen som implementerar extra hårdvarufunktioner för att hantera uppdatering av operationer och störningar som genereras av co-running icke-hårda realtidsuppgifter.
REF ] fokusera på minnessystemet och analysera förseningar som ett minne begäran kan lida på grund av minnesstörningar som genereras av co-running uppgifter.
Timing effects of DDR memory systems in hard real-time multicore architectures: Issues and solutions
{'venue': 'TECS', 'journal': None, 'mag_field_of_study': ['Computer Science']}