I det här dokumentet presenterar vi ett "högnivå-" FPGA-arkitektursbeskrivningsspråk som gör det möjligt för FPGA-arkitekter att kortfattat och snabbt beskriva en FPGA-routing-arkitektur. Vi presenterar sedan en "arkitekturgenerator" inbyggd i VPR CAD-verktyget [1, 2] som omvandlar denna arkitekturbeskrivning på hög nivå till en detaljerad och fullständigt specificerad fiat FPGA-arkitektur. Denna platta arkitektur är den representation med vilken CAD-optimering och visualiseringsmoduler vanligtvis fungerar. Genom att låta FPGA-forskare ange en arkitektur på hög nivå möjliggör en arkitekturgenerator snabba och enkla experiment med ett brett spektrum av FPGA-arkitekturer. Nettoeffekten är en mer fullt optimerad slutlig FPGA-arkitektur. När FPGA-arkitekter däremot tvingas använda mer traditionella metoder för att beskriva en FPGA (t.ex. manuell specifikation av varje omkopplare i grundplattan på FPGA), kan mycket mindre experiment utföras samtidigt, och de arkitekturer som experimenteras på kommer sannolikt att vara mycket likartade, vilket lämnar viktiga delar av designutrymmet helt outforskade. Detta dokument beskriver problemet med automatisk routingarkitekturgenerering, och belyser de två viktigaste svårigheterna -- att skapa en FPGA-arkitektur som matchar alla FPGA-arkitekters specifikationer, samtidigt som man fastställer bra värden för de många ospecificerade delarna av en FPGA så att en högkvalitativ FPGA-resultat. Vi beskriver den metod med vilken vi genererar FPGA routing arkitekturer automatiskt, och presentera flera exempel.
I REF, Betz och Rose beskriver generationen av FPGA arkitekturer från en abstrakt arkitektonisk beskrivning.
Automatic generation of FPGA routing architectures from high-level descriptions
{'venue': "FPGA '00", 'journal': None, 'mag_field_of_study': ['Computer Science']}