Sammanfattning av denna webbsida: Aggressiv CMOS-skalning resulterar i låg tröskelspänning och tunn oxidtjocklek för transistorer tillverkade i mycket djup submikron. Som ett resultat av detta har en minskning av den subthreshold och grindtunneling läckageströmmar blivit ett av de viktigaste kriterierna i utformningen av VLSI kretsar. I detta dokument presenteras en metod baserad på dubbel-V t och dubbel-T ox tilldelning för att minska den totala läckage effekt dissipation av SRAMs samtidigt som deras prestanda bibehålls. Den föreslagna metoden bygger på observationen att läs- och skrivförseningar i en minnescell i ett SRAM-block beror på cellens fysiska avstånd från senseförstärkaren och dekodern. Tanken är därför att distribuera olika typer av sex transistor SRAM-celler motsvarande olika tröskelspännings- och oxidtjockleksuppdrag för transistorerna. Till skillnad från andra tekniker för lågläckage SRAM design, den föreslagna tekniken ådrar sig varken område eller fördröjning overhead. Dessutom leder det till en mindre förändring av SRAM-designflödet. Simuleringsresultat med en 65nm process visar att denna teknik kan minska den totala läckageeffekten av en 64Kb SRAM med mer än 50%.
Använda dual-gate oxid tjocklekar är en annan metod för att minska grinden läckage ström i SRAM cell REF.
Reducing the Sub-threshold and Gate-tunneling Leakage of SRAM Cells using Dual-Vt and Dual-Tox Assignment
{'venue': 'Proceedings of the Design Automation & Test in Europe Conference', 'journal': 'Proceedings of the Design Automation & Test in Europe Conference', 'mag_field_of_study': ['Computer Science']}