Nätverk på Chips (NoCs) har utvecklats som kommunikationsdesign paradigm för framtida system på Chips (SoCs). I detta arbete riktar vi oss till NoC-designen av komplexa SoCs med heterogena processor/minneskärnor, vilket ger Qualityof-Service (QoS) för applikationen. Vi presenterar en integrerad strategi för kartläggning av kärnor på NoC topologier och fysisk planering av NoCs, där position och storlek av kärnor och nätverkskomponenter beräknas. Vår designmetodik automatiserar NoC-kartläggning, fysisk planering, topologival, topologioptimering och omedelbarhet, vilket överbryggar ett viktigt konstruktionsgap i byggapplikationer specifika NoCs. Vi presenterar även en metodik för att garantera QoS för applikationen under kartläggnings-fysisk planering genom att uppfylla trafikströmmarnas fördröjning/jitterbegränsningar och realtidsbegränsningar. Experimentella studier visar stora områdesbesparingar (upp till 2×), bandbreddsbesparingar (upp till 5×) och nätverkskomponentbesparingar (upp till 2,2× i buffertantal, 3,8× i antal trådar, 1,6× i switchportar) jämfört med traditionella designmetoder.
Ref. REF optimerar kartläggning och topologi val för att minimera bandbredd, område och nätverkskomponenter besparingar med minst 50 % vardera i jämförelse med traditionella designstrategier.
Mapping and physical planning of networks-on-chip architectures with quality-of-service guarantees
{'venue': "ASP-DAC '05", 'journal': None, 'mag_field_of_study': ['Computer Science']}