Variation har visat sig existera över cellerna i ett modernt DRAM-chip. Tidigare arbete har studerat och utnyttjat flera former av variation, såsom tillverkningsprocess- eller temperaturinducerad variation. Vi demonstrerar empiriskt en ny form av variation som finns inom ett verkligt DRAM-chip, inducerad av utformningen och placeringen av olika komponenter i DRAM-chippet: olika regioner i DRAM-minnet, baserat på deras relativa avstånd från de perifera strukturerna, kräver olika minsta åtkomstlatenser för tillförlitlig drift. I synnerhet visar vi att i de flesta riktiga DRAM-chips, celler närmare de perifera strukturerna kan nås mycket snabbare än celler som är längre. Vi kallar detta fenomen design-inducerad variation i DRAM. Våra mål är att i) förstå design-framkallade variation som finns i verkliga, state-of-the-art DRAM chips, ii) utnyttja det för att utveckla låg kostnad mekanismer som dynamiskt kan hitta och använda den lägsta latency vid vilken att driva ett DRAM chip tillförlitligt, och därmed iii) förbättra övergripande systemprestanda samtidigt säkerställa tillförlitlig systemdrift. För detta ändamål demonstrerar och analyserar vi först designade variationer i moderna DRAM-enheter genom att testa och karakterisera 96 DIMM (768 DRAM-chips). Vår karakterisering identifierar DRAM-regioner som är sårbara för fel, om de drivs på lägre latens, och finner konsekvens på sina platser över en given DRAM-chip generation, på grund av design-inducerad variation. Baserat på vår omfattande experimentella analys utvecklar vi två mekanismer som på ett tillförlitligt sätt minskar DRAM-latensen. För det första använder DIVA Profiling runtime-profilering för att dynamiskt identifiera den lägsta DRAM-latensen som inte medför fel. DIVA Profiling utnyttjar konstruktionsframkallade variationer och periodvis profilerar endast de sårbara regionerna för att fastställa den lägsta DRAM-latensen till låg kostnad. Det är den första mekanismen för att dynamiskt bestämma den lägsta latens som kan användas för att använda DRAM-minnen på ett tillförlitligt sätt. DIVA Profiling minskar latensen i läs- och skrivförfrågningar med 35,1%/57,8% vid 55°C. Vår andra mekanism, DIVA Shuffling, blandar data så att värden som lagras i utsatta regioner är kartlagda till flera felkorrigerande kod (ECC) kodord. Som ett resultat, DIVA Shuffling kan korrigera 26% fler multi-bit fel än konventionella ECC. Tillsammans minskar våra två mekanismer läs/skriv latensen med 40,0%/60,5%, vilket innebär en total förbättring av systemets prestanda på 14,7%/13,7%/13,8% (i 2-/4/8-kärnsystem) över en mängd olika arbetsbelastningar, samtidigt som tillförlitlig drift säkerställs.
Design-Inducerad Variation-Aware DRAM (DIVA-DRAM) REF använder en experimentell karakterisering av verkliga DRAM-moduler för att identifiera latensvariationen inom ett enda DRAM chip som uppstår på grund av den arkitektoniska utformningen av chipet.
Design-Induced Latency Variation in Modern DRAM Chips: Characterization, Analysis, and Latency Reduction Mechanisms
{'venue': 'POMACS', 'journal': None, 'mag_field_of_study': ['Computer Science']}