Abstract-Recent framsteg i High-Level Synthesis (HLS) tekniker har bidragit till att höja abstraktionsnivån för FPGA-programmering. Implementering och prestandautvärdering av den HLS-genererade RTL innebär dock lång logisk syntes och fysiska konstruktionsflöden. Dessutom påverkar kartläggningen av olika nivåer av grov kornad parallellism på hårdvarans rumsliga parallellism den slutliga FPGA-baserade prestandan både när det gäller cykler och frekvens. Utvärdering av den rika designen utrymme genom fullt genomförande flöde - börjar med hög nivå källkod och slutar med rutten netlist - är oöverkomlig inom olika vetenskapliga och computing domäner, vilket hindrar antagandet av omkonfigurerbara datorer. Detta arbete ger en ram för multinivågranularitet parallellism prospektering med HLS-ordning av effektivitet. Vårt ramverk beaktar olika granulariteter av parallellism för att kartlägga CUDA-kärnor till högpresterande FPGA-baserade acceleratorer. Vi utnyttjar resurs- och klockmodeller för att uppskatta effekten av multi-granularitet parallellism extraktion på utförande cykler och frekvens. Den föreslagna multilevelity Granularity Parallelism Synthesis (ML-GPS) ram använder en effektiv design space search heuristic tillsammans med skattningsmodeller samt design layout information för att härleda en prestanda nära optimal konfiguration. Våra experimentella resultat visar att ML-GPS effektivt kan identifiera och generera CUDA-kärnkonfigurationer som avsevärt överträffar tidigare relaterade verktyg, medan det kan erbjuda konkurrenskraftiga prestanda jämfört med programkärnutförande på GPU:er till en bråkdel av energikostnaden.
REF utvidgar detta arbete för att ge flexibel parallellism på olika nivåer av granularitet.
Multilevel Granularity Parallelism Synthesis on FPGAs
{'venue': '2011 IEEE 19th Annual International Symposium on Field-Programmable Custom Computing Machines', 'journal': '2011 IEEE 19th Annual International Symposium on Field-Programmable Custom Computing Machines', 'mag_field_of_study': ['Computer Science']}