För robusta subthreshold SRAMs har 8T eller 10T subthreshold SRAMs som bygger på entydig avläsningsavkänning föreslagits [1] [2] [3]. Även om systemen i [1] [2] [3] avsevärt förbättrar lässtabiliteten och skrivbarheten, lider deras ensidiga avkänningsmetoder fortfarande av minskad bitlinesgungning på grund av bitlinebuller. Dessutom har de tidigare systemen inte effektiv bit-interleaving i kolumnen struktur, vilket är avgörande för att hantera flera bitar mjuka fel [4]. I detta dokument presenterar vi en 10T subthreshold SRAM med effektiv bit-interleaving för mjuk-terror immunitet och helt differentialavläsning för bättre stabilitet. Figur 21.7.1 visar 10T SRAM-cellen. I läsläge är WL aktiverat och VGND tvingas att mala medan W_WL förblir inaktiverat som visas i tidsdiagrammet. Eftersom den inaktiverade W_WL gör noderna "Q" och "QB" isolerade från bitlines under avläsningsläge, läs statisk bullermarginal (SNM) av denna 10T SRAM är nästan samma som håll SNM av konventionella 6T SRAM. Under skrivläget kan både WL och W_WL överföra skrivdata till cellnoden från bitline. För att kompensera svag skrivbarhet, V WL och V W_WL ökas med 33% av 0,3V V DD. Eftersom portens ingång ökar överväldigar den dimensionerande effekten i subthreshold-regionen, får vi en stark skrivbarhet utan att ådra oss ett stort områdesstraff trots att vi har serietransistorer. Figur 21.7.1 visar 100mV boosting ger god skrivbarhet även i värsta fall processhörnet. För att minska ytan overhead, fyra kolumner delar en gemensam VGND nod (Fig. 21.7.2), senast ändrad genom Europaparlamentets och rådets förordning (EU, Euratom) nr 966/2012 av den 25 oktober 2012 om finansiella regler för unionens allmänna budget och om upphävande av rådets förordning (EG, Euratom) nr 1605/2002 (EUT L 298, 26.10.2012, s. 1). Draghållfastheten hos VGND-drivrutinen bryts ned på grund av processvariation, så den dynamiska tröskeln MOS (DTMOS) teknik används för att minska denna effekt. Den utdragna NMOS av VGND-drivrutinen är framåtböjd under läsning, vilket ökar drivströmmen. Som visas i matrisstrukturen i bild. 21.7.2, WL delas av cellerna i en rad och W_WL delas av cellerna i en kolumn. Eftersom både WL och W_WL måste vara aktiverade för att skriva en cell, väljs varje kolumn individuellt beroende på värdet av W_WL. Denna unika funktion kan användas för bit-interleaving för att minska flera bitars mjuka fel. Soft-terror rate förväntas vara betydligt högre i subthreshold SRAM än i super-threshold SRAM på grund av lägre V DD och mindre grind kapacitans i subthreshold region. Tidigare subthreshold SRAMs [1,2] tillåter inte bit-interleaving eftersom cellerna som är i de ovalda kolumnerna men delar ordraden med de utvalda cellerna upplever betydande stabilitetsnedbrytning under skrivläget. Därför är ett logiskt ord sammansatt av alla celler som delar en ordlinje så att designen utsätts för flera små mjuka fel. (Fig. Vad är det som händer? 21.7. 3) Å andra sidan, i vår teknik, att skriva en cell påverkar inte hålla stabilitet av andra celler längs samma ordlinje eftersom W_WL delas av cellerna i en kolumn. När W_WL i en kolumn höjs för att skriva en cell, W_WLs av andra kolumner stannar fortfarande på 0V. Ökningen av WL påverkar därför inte stabiliteten i oskrivna celler som delar WL. Monte-Carlo simuleringsresultat, visas i bild. 21.7.3 visar att stabiliteten hos oskrivna celler som delar W_WL inte försämras under skrivandet. Trots påverkan av aktiverat W_WL och VGND, den sämsta håll SNM visar förbättring på 25 % jämfört med konventionella 6T SRAM eftersom pull-up av NMOS transistorer (NL eller NR) kompletterar svaga PMOS i FS process hörn, vilket är det värsta fall hörnet för håll stabilitet. Eftersom hållstabiliteten i angränsande celler inte påverkas under skrivandet, genomförs bitinterleaving effektivt i vår design, för att uppnå soft-terror tolerans med konventionell ECC [4]. En annan egenskap hos vår cell är den helt differentialavläsning, vilket förbättrar bitline buller immunitet signifikant under avläsning. Kolumnstrukturen i bild. 21.7.4 förklarar läsmekanismen. När läsning börjar, är ordraden av de tillgängliga SRAM-cellerna höjs och precharge signal (PRE_CH) inaktiveras. Beroende på datavärdet för den tillgängliga cellen startar en av de förladdade bitlines (BL eller BLB) urladdningen. Det utfällda kretsdiagramt, som motsvarar en kolumn med det värsta,fallläckagetillståndet, visas också i bild. 21.7.4................................................................................................... Under läsningen hindrar läckageströmmen genom ovalda celler (lagring av kompletterande värde till den tillgängliga cellen) en lyckad läsning. I single-ended READ struktur gör läckage det svårt att skilja en logik hög och låg från den utvecklade bitline spänning [3]. Eftersom en differentialavläsning inte enbart beror på färdspänningen hos en inverterare, är den mer tolerant mot bitlineläckagebuller. Vi använder den dynamiska DCVSL-tekniken för att ytterligare öka läckagetoleransen. På bild. 21.7.4 Urladdningen av BL slår på hållare M2 och bitline läckage ström i BLB kompenseras av drivströmmen i M2. Diagrammet i bild. 21.7.4 visar effekten av DCVSL-differentialavläsningen. Simuleringsresultaten visar att 0.7V DD bitline differential utvecklas för 1024 celler per bitline vid 25°C. För att uppnå större bitline swing, läs kretsar med korskopplade inverterare ingår per varje kolumn. Footertransistorn M0 av Bild. 21.7.4 förhindrar funktionsfel inducerad av intradie variation inuti läskretsen. Drivström som flödar genom M0 är nästan försumbar innan det finns betydande utsläpp från en bitline, exklusive påverkan av intra-die variation inuti läskretsen. Läckage ström genom en skrivdrivrutin minskar bitline swing, så för att minska detta läckage, stapling transistorer används (Fig. 21.7.4)........................................................................................................... Eftersom en boostrad signal används för W_WL och W_EN är försämringen av skrivstabiliteten till följd av IR-släppet av den staplade NMOS-strukturen i skrivdrivrutinen nästan försumbar. En alternativ 10T-cell med differentialbitlines kan också implementeras genom att helt enkelt lägga till två lästransistorer och den kompletterande bitline till den single-end-read 8T-cellen [2]. Detta genomförande tillåter dock inte att man biter på varandra. Den unika egenskapen hos vår cell är att tillåta både bit-genomföring och differentialavläsning med samma antal enheter (10T) i en cell. SRAM test-chip tillverkas i en 90nm CMOS-teknik (Fig. 21.7.7)........................................................................................................... För läckagejämförelse används 49 kb-matriser för både den konventionella 6T-cellen och vår 10T-cell. Bilda. 21.7.5 visar att läckage strömförbrukningen av vår SRAM är nära den av 6T cellen (mellan 0.96× och 1,1×) även om det har extra transistorer i en cell. Detta beror på att subthreshold läckage från bitline till cell noden drastiskt minskas genom stapling av enheter i läckage sökvägen. För prestanda- och effektmätning genomförs en 32kb (256×128) SRAM-matris med hjälp av cellen. Som visas i bild. 21.7.6, fungerar konstruktionen på 31,25kHz med en 0,18V försörjning och 33% boosted WL och W_WL. Med mer aggressiv wordline öka 80mV, V DD skalar ner till 0,16V. Vid 0,16V V DD är arbetsfrekvensen 500Hz och effektförbrukningen 0,123μW. Denna forskning sponsras delvis av SRC (1629.001) och av DARPA. Vi tackar Keejong Kim för integrering av designen i ett multi-projekt chip; Hyun-Joong Kim för att hjälpa wire-bonding; och Samsung Stipendiat Foundation.
En differential 10T bit-cell REF föreslås, som separerar läs- och skrivoperationerna för att öka cellens stabilitet samtidigt som läckageeffekten bibehålls nära 6T SRAM-cellens, men den använder ytterligare transistorer.
A 32kb 10T Subthreshold SRAM Array with Bit-Interleaving and Differential Read Scheme in 90nm CMOS
{'venue': '2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers', 'journal': '2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers', 'mag_field_of_study': ['Computer Science']}