I detta dokument beskrivs de metoder och simuleringstekniker som används för att verifiera den funktionella korrektheten och prestandaattributen hos IBM POWER5e-mikroprocessorn och eServere p5-systemen baserat på den. De metoder som användes var baserade på migrering av de bästa metoder som hade använts för att verifiera POWER4e chipet. POWER5-chipsets design innebar nya utmaningar för simuleringsteamet med tillägg av samtidig multitrådning (SMT) och dynamisk effekthantering (DPM). Dessutom har funktionen för undersystemet cache och minne ytterligare integrerats i POWER5-chippet. Eftersom konstruktionens komplexitet hade ökat från POWER4-konstruktionen, utökades användningen av verktyg och tekniker för testplanstäckning för att säkerställa maximal effektivitet för varje simuleringscykel. En ny verktygsset användes också för att förbättra utnyttjandet av den stora poolen av datorer som används för att köra batch simulering jobb och för att ge effektivare fel reproduktion och buggfix hantering. För verifieringen på systemnivå användes ett nytt test-case-genereringsverktyg som möjliggjorde mer riktade tester genom en djupare kunskap om systemtopologin. Parallellt med den huvudsakliga funktionella valideringen hade verifieringen av tillförlitlighetsfunktioner och prestandaattribut också ökat fokus för POWER5-designen.
I REF beskriver författarna den funktionella verifieringen av en POWER5-processor.
Functional verification of the POWER 5 microprocessor and POWER 5 multiprocessor systems
{'venue': 'IBM J. Res. Dev.', 'journal': 'IBM J. Res. Dev.', 'mag_field_of_study': ['Computer Science']}