Vi lägger fram en ram för formell kontroll av en förlängning i realtid av UML statskort. Denna formalism är baserad på hierarkiska statsmaskiner, som kan sättas parallellt på alla sammansättningsnivåer. Den har kraftfulla mekanismer för händelsekommunikation, synkronisering och åtgärder som utlöses vid in- eller utgång av komponenter. Industriella modelleringsverktyg som Rhapsody eller Rational Rose stöder UML statecharts och tillämpas i storskaliga projekt. Vi begränsar oss till undergruppen, där synkronisering endast sker i handskakning och åtgärder alltid förknippas med övergångar. Sedan berikar vi denna delmängd med realtidskonstruktioner, nämligen klockor, tidsinställda vakter och invarianter. Detta gör modellering språket lämplig för system, där det korrekta beteendet är beroende av tidsbegränsningar och subtil synkronisering av enskilda komponenter via förseningar. I den formella analysen är det då t.ex. Det är inte bara möjligt att fastställa, att varje åtgärd a nödvändigtvis följs av en åtgärd b, det kan också bevisas (eller vederläggas) att detta sker inom en viss fastställd tid. Vi beskriver formellt det erhållna modellspråket som hierarkisk tidsinställd automata (HTA), och utrustar det med en regelbaserad formell semantik. Egenskaper hos en modell i denna formalism kan uttryckas i realtidslogik som timad beräkning trädlogik (TRTL). För att realisera automatiserad verifiering, ger vi en översättning av HTAs till ett nätverk av platta tidsinställda automata med handskakning synkronisering, grundläggande datatyper, och engagerade platser. Detta kan fungera som indata till verktyget för modellkontroll i Uppaal [ABB + 01]. Vi rapporterar om ett XML-baserat genomförande av denna översättning. Det välkända exemplet pacemaker används för att illustrera vår teknik: vi kan modellkontrollera säkerheten och (obundna) responsegenskaper. Det visar sig att giltigheten av en säkerhetsfastighet är starkt beroende av rätt val av parametrar. Här kan resultaten av den formella kontrollen användas för att korrigera justeringar i modellen. För översättning och verifiering ger vi run-time data.
Inom IST-projektet har AIT-WOODDES hierarkiskt tidsinställda automata (HTA) REF uppfunnits för att möjliggöra modellering och verifiering av komplext beteende i realtid.