Abstrakt. Detta papper beskriver arkitekturen för en konfigurerbar, flerporterad registerfil för mjuka processorkärnor. Registerfilen är utformad med hjälp av låglatency block RAMs som finns i hög densitet FPGAs som Xilinx Virtex-4. Registerfilens latens och dess användning av FPGA-resurser utvärderas med avseende på konstruktionsparametrar som inkluderar ordlängd, registerfilstorlek och antal läs- och skrivportar. Experimentella resultat visar flexibiliteten, prestandan och områdeseffektiviteten i vår föreslagna registerfilarkitektur.
REF presenterar en modifierad flerportsregisterfildesign med blockminnen för att implementera registerfiler med högre antal läs-/skrivportar än vad som är tillgängligt.