....................................... Även om det finns ett antal akademiska förslag till nya DRAM-utformningar begränsar utrymmet oss till att endast täcka befintliga kommersiella delar. För att få exakt minne-efterfrågan timing för en aggressiv o-order processor, integrerar vi vår kod i SimpleScalar verktyg som [4]. Detta dokument presenterar en baslinjestudie av en liten system Dram organisation: dessa är system med endast en handfull DRAM chips (0,1-1GB). Vi anser inte att stora system Dram organisationer med många gigabyte av lagring som är mycket interleaved. Studien ställer och besvarar följande frågor: • Vilken effekt har förbättringar inom DRAM-tekniken på minneslatensen och bandbreddsproblemen? Samtida tekniker för att förbättra processorns prestanda och tolerera minneslatens förvärrar problemet med minnesbandbredd [5]. Våra resultat visar att nuvarande DRAM-arkitekturer angriper just detta problem: den senaste tekniken (SDRAM, ESDRAM och Rambus) har minskat uppehållstiden på grund av begränsad bandbredd med en faktor på tre jämfört med tidigare DRAM-arkitekturer. Men minnes-latens komponenten i overhead har inte förbättrats. • Var tillbringas tid i det primära minnessystemet (minnessystemet utanför cachehierarkin, men inte med sekundär [disk] eller tertiär [backup] lagring)? Vad är det för nytta med att utnyttja de moderna dram-minnenas sidläge? För de nyare DRAM-utformningarna är tiden för att extrahera de data som krävs från sense amps/row-caches för överföring på minnesbussen den största komponenten i den genomsnittliga åtkomsttiden, även om sidläget tillåter att detta överlappas med kolumnåtkomst och tid att överföra data över minnesbussen. • Hur mycket plats finns det i adressströmmen som når det primära minnessystemet? Den ström av adresser som missar L2-cachen innehåller en betydande mängd plats, mätt som hit-rates i DRAM-radbuffertarna. Smitfrekvensen för de studerade applikationerna var 8–95 %, med en genomsnittlig träfffrekvens på 40 % för en L2-cache på 1MB. (Detta inkluderar inte träffar på radbuffertar när flera DRAM begär att läsa en cache-rad.) Vi gör också flera observationer. För det första finns det en engångsuppgörelse mellan kostnad, bandbredd och latens: till en viss grad kan latensen minskas genom att flera dram-minnen sammanfogas till en bred struktur. Detta handlar dollar för bandbredd som minskar latens eftersom en begäran storlek är typiskt mycket större än DRAM överföring bredd. Sidläge och interleaving är liknande optimeringar som fungerar eftersom en begäran storlek är normalt större än bussbredden. För att få ytterligare förbättringar måste man dock köra DRAM-kärnan och bussen i snabbare hastigheter. Nuvarande minnesbussar är lämpliga för små system men är sannolikt otillräckliga för stora. Inbäddade dram-minnen [5, 19, 37] är inte en lösning på kort sikt, eftersom dess prestanda är dålig på avancerade arbetsbelastningar [3]. Snabbare bussar är mer troliga lösningar-witness elimineringen av den långsamma mellanminnesbussen i framtida system [12]. En annan lösning är att internt banka minnesmatrisen i många små matriser så att var och en kan nås mycket snabbt, som i MoSys Multibank DRAM arkitektur [39]. För det andra kommer bredare bussar att erbjuda nya optimeringsmöjligheter. Varje ansökan uppvisar en olika grad av lokalitet och därför drar nytta av sidläge i olika grad. När bussarna vidgas blir denna effekt mer uttalad, i den utsträckning som olika tillämpningar kan ha genomsnittliga accesstider som skiljer sig med 50 %. Detta är en liten fråga med tanke på den nuvarande busstekniken. Framtida bussteknik kommer dock att avslöja radåtkomsten som den primära flaskhalsen för prestanda, vilket motiverar utforskandet av mekanismer för att utnyttja lokaliseringen för att garantera träffar i radbuffertarna för DRAM: t.ex. Rowbuffer offer caches, förutsägelse mekanismer, etc. För det tredje, medan bussar så breda som L2-cachen ger den bästa minneslatensen, kan de inte halvera latensen hos en buss som är hälften så bred. Sidläget överlappar komponenterna i DRAM-åtkomsten när flera förfrågningar görs till samma rad. Om bussen är så bred som en begäran, en
Detta beslut träder i kraft dagen efter det att det har offentliggjorts i Europeiska unionens officiella tidning. REF visade att minnestillverkarna med framgång har skalat datamängderna för DRAM-chips genom att använda rörledningar men inte har minskat fördröjningen av DRAM-enheters verksamhet.
A performance comparison of contemporary DRAM architectures