I detta dokument presenteras ett flexibelt ramverk för utvärdering av FPGA-arkitektur, kallat fpgaEVA-LP, för energieffektivitetsanalys av LUT-baserade FPGA-arkitekturer. Vårt arbete har flera bidrag: (i) Vi utvecklar en mixed-level FPGA-kraftmodell som kombinerar switch-level modeller för sammanlänkningar och makromodeller för LUTs; (ii) Vi utvecklar ett verktyg som automatiskt genererar en back-annoterad gate-nivå nätlista med post-layout extraherade kapacitanser och förseningar; (iii) Vi utvecklar en cykelaccurate effektsimulator baserat på vår power-modell. Det utför gate-level simulering under verklig fördröjning modell och kan fånga gliitch effekt; (iv) Med hjälp av ramverket fpgaEVA-LP, studerar vi effekteffektivitet FPGAs, i 0.10um teknik, under olika inställningar av arkitekturparametrar såsom LUT storlekar, klusterstorlekar och tråd segmenteringssystem och nå flera viktiga slutsatser. Vi presenterar också den detaljerade strömförbrukningsfördelningen mellan olika FPGA-komponenter och belyser de potentiella möjligheterna till energioptimering för framtida FPGA-konstruktioner (t.ex. ≤ 0,10um-teknik).
Löjtnant m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m för m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m m. REF utvecklat fpgaEVA-LP för energieffektivitetsanalys av LUT tabellbaserade FPGA arkitekturer.
Architecture evaluation for power-efficient FPGAs
{'venue': "FPGA '03", 'journal': None, 'mag_field_of_study': ['Computer Science']}