Abstract-Recently, flera experimentella studier har utförts på block data layout i samband med tiling som en data transformation teknik för att förbättra cache prestanda. I detta papper analyserar vi cache- och TLB-prestanda för sådana alternativa layouter (inklusive blockdatalayout och Mortonlayout) när de används i samband med timing. Vi härleder en snäv lägre gräns på TLB prestanda för standard matris åtkomst mönster, och visar att block data layout och Morton layout uppnå denna gräns. För att förbättra cacheprestandan används blockdatalayout tillsammans med tiling. Baserat på cache- och TLB-prestandaanalysen föreslår vi en datablockstorleksalgoritm som hittar ett snävt intervall för optimal blockstorlek. För att validera vår analys utförde vi simuleringar och experiment med hjälp av kakladmatrismultiplikation, LU nedbrytning, och Cholesky factorization. För matris multiplikation, simuleringsresultat med hjälp av UltraSparc II parametrar visar att tiling och block data layout med en blockstorlek ges av vårt block storlek val algoritm, minskar upp till 93 procent av TLB missar jämfört med andra tekniker (kopiering, stoppning, etc.). Den totala felkostnaden minskas avsevärt. Experiment på flera plattformar (UltraSparc II och III, Alpha och Pentium III) visar att tiling med blockdatalayout ger upp till 50 procent bättre prestanda jämfört med andra tekniker som använder konventionella layouter. Morton layout analyseras också och jämförs med blockdata layout. Experimentella resultat visar att matris multiplikation med hjälp av blockdata layout är upp till 15 procent snabbare än att använda Morton data layout.
Park m.fl. i REF analysera TLB- och cacheprestandan för standardmatrisens åtkomstmönster, när tiling används tillsammans med blockdatalayouter.
Analysis of Memory Hierarchy Performance of Block Data Layout
{'venue': 'ICPP', 'journal': None, 'mag_field_of_study': ['Computer Science']}