Spänningsöarna möjliggör strömoptimering på kärnnivå för Systemon-Chip (SoC)-konstruktioner genom att använda en unik matningsspänning för varje kärna. Arkitekturspänningsöarna omfattar skapande av uppdelningar på öar, tilldelning av spänningsnivåer och planläggning. Uppgiften att skapa en ö-partition och en nivåtilldelning måste göras samtidigt i ett golvplaneringssammanhang på grund av de fysiska begränsningar som ingår i designprocessen. Detta leder till en planlösningsproblemformulering som skiljer sig mycket från den traditionella planritningen för ASIC-design. I det här dokumentet definierar vi problemet med att arkitektisera spänningsöar i kärnbaserade konstruktioner och presenterar en ny algoritm för samtidig spänningsö-fördelning, spänningsnivåtilldelning och fysisk planläggning. Tillämpning av den föreslagna algoritmen på ett fåtal riktmärken och industriella exempel demonstreras med hjälp av ett prototypverktyg. Resultaten visar en effektbesparing på 14 %-28 %, beroende på de begränsningar som gäller för antalet spänningsöar och andra parametrar på fysisk nivå.
Hu m.fl. anses spänning ön partitionering, tilldelning och golvplanering i en SoC design REF.
Architecting voltage islands in core-based system-on-a-chip designs
{'venue': "ISLPED '04", 'journal': None, 'mag_field_of_study': ['Computer Science']}