Abstract-Eskalerande system-på-chip design komplexitet driver design gemenskapen att höja graden av abstraktion bortom register överföringsnivå. Trots de misslyckade antagandena av tidiga generationer av kommersiella högnivåsyntessystem (HLS) anser vi att drickspunkten för övergången till HLS-metodik nu sker, särskilt för fältprogrammerbara gate array (FPGA) konstruktioner. Den senaste generationen av HLS-verktyg har gjort betydande framsteg när det gäller att tillhandahålla bred språktäckning och robust kompileringsteknik, plattformsbaserad modellering, framsteg i centrala HLS-algoritmer och en domänspecifik strategi. I det här dokumentet använder vi AutoESL:s AutoPilot HLS-verktyg tillsammans med domänspecifika systemnivåimplementeringsplattformar utvecklade av Xilinx som ett exempel för att visa effektiviteten hos toppmoderna C-till-FPGA-synteslösningar inriktade på flera applikationsområden. Komplexa industriella konstruktioner inriktade på Xilinx FPGA presenteras också som fallstudier, inklusive jämförelse av HLS-lösningar jämfört med optimerade manuella konstruktioner. I synnerhet visar experimentet på en sfäravkodare att HLS-lösningen kan uppnå en 11-31% minskning av FPGA resursanvändning med förbättrad designproduktivitet jämfört med handkodad design. Index Terms-Domain-specifik design, fältprogrammerbar grind array (FPGA), hög nivå syntes (HLS), kvalitet på resultat (QoR).
I REF jämförs en sfäravkodning med AutoESL HLS-verktyget med motsvarande manuell HDL.
High-Level Synthesis for FPGAs: From Prototyping to Deployment
{'venue': 'IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems', 'journal': 'IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems', 'mag_field_of_study': ['Computer Science']}