Teknologiska framsteg har gjort det möjligt att integrera stora inbäddade dram-cache (eDRAM-cache). eDRAM är betydligt tätare än traditionella SRAM, men måste uppdateras regelbundet för att lagra data. Liksom SRAM är eDRAM känslig för enhetsvariationer, som spelar en roll för att bestämma uppdateringstid för eDRAM-celler. Uppdatera effekt representerar potentiellt en stor del av den totala systemeffekten, särskilt under lågeffekttillstånd när processorn är tomgång. Framtida konstruktioner måste minska cacheeffekten utan att ådra sig den höga kostnaden för att spola cachedata när man går in i lågeffektstater. I detta dokument visar vi de betydande effekterna av variationer på uppdateringstid och cacheeffektförbrukning för stora eDRAM-cacheminnen. Vi föreslår Hi-ECC, en teknik som innehåller multibit felkorrigering koder för att avsevärt minska uppdateringsfrekvensen. Multi-bit felkorrigeringskoder har vanligtvis en komplex dekoder design och höga lagringskostnader. Hi-ECC undviker dekoder komplexiteten genom att använda starka ECC-koder för att identifiera och inaktivera delar av cache med multi-bit fel, samtidigt som den ger effektiv en-bitars felkorrigering för det vanliga fallet. Hi-ECC innehåller ytterligare optimeringar som gör det möjligt för oss att amortera lagringskostnaden för koden över stora dataord, vilket ger fördelen av multi-bit korrigering till samma lagringskostnad som en enda-bit felkorrigering (SECDED) kod (2% overhead). Vårt förslag uppnår en 93% minskning av uppdateringseffekt jämfört med en baslinje för eDRAM-cache utan felkorrigeringsförmåga, och en 66% minskning av uppdateringseffekt jämfört med ett system med SECDED-koder.
Vårt tidigare arbete, Hi-ECC, använder flera bitars ECC i en eDRAM-cache för att minska uppdateringskraft REF.
Reducing cache power with low-cost, multi-bit error-correcting codes
{'venue': "ISCA '10", 'journal': None, 'mag_field_of_study': ['Computer Science']}