Abstract-Process parametervariationer förväntas vara betydligt hög i en sub-50-nm teknik regim, som kan allvarligt påverka avkastningen, om inte mycket försiktiga designtekniker används. Parametervariationerna är slumpmässiga till sin natur och förväntas vara mer uttalade i minimala geometritransistorer som vanligen används i minnen som SRAM. Följaktligen förväntas ett stort antal celler i ett minne vara defekta på grund av variationer i olika processparametrar. I detta dokument analyserar vi effekten av processvariationer på de olika felmekanismerna i SRAM-celler. Vi föreslår också en processtolerant cachearkitektur som lämpar sig för högpresterande minne. Denna teknik detekterar dynamiskt och ersätter defekta celler genom att dynamiskt ändra storlek på cachen. Den överträffar alla moderna feltoleranta system som rad/kolumn redundans och felkorrigerande kod (ECC) vid hantering av fel på grund av processvariation. Experimentella resultat på en 64-K direktkarta L1 cache visar att den föreslagna tekniken kan uppnå 94% avkastning jämfört med dess ursprungliga 33% avkastning (standard cache) i en 45-nm prediktiv teknik under inter = intra = 30 mV.
REF analyserade effekten av processvariationer på cacheutbytet och utvecklade en direktmappad cachestruktur för att maskera felaktiga minnesceller genom att ersätta en intilliggande ljudlinje för en felaktig linje.
A process-tolerant cache architecture for improved yield in nanoscale technologies
{'venue': 'IEEE Transactions on Very Large Scale Integration (VLSI) Systems', 'journal': 'IEEE Transactions on Very Large Scale Integration (VLSI) Systems', 'mag_field_of_study': ['Computer Science']}