I detta dokument föreslår vi en ram för testning av system-on-chip (SOC), som innehåller en uppsättning designalgoritmer för att hantera testschemaläggning, tc. 7st Access Mechanism design, testuppsättningar val, test parallellisering, och test resursplacering. Tillvägagångssättet minimerar testtiden och kostnaden för testaccessmekanismen samtidigt som man tar hänsyn till begränsningar i tester, energiförbrukning och testresurser. Huvuddragen i vår strategi är att det ger en integrerad designmiljö för att behandla flera olika uppgifter på samma gång, som traditionellt behandlades som separata problem. Experimentella resultat visar hur effektiv och användbar den föreslagna tekniken är.
Larsson och Peng föreslår i REF en ram för SOC-testning som tar hänsyn till testtidsminimering, TAM-optimering, testuppsättningsval och testresursplacering, tillsammans med testresurser och strömförbrukningsbegränsningar.
An integrated system-on-chip test framework
{'venue': 'Proceedings Design, Automation and Test in Europe. Conference and Exhibition 2001', 'journal': 'Proceedings Design, Automation and Test in Europe. Conference and Exhibition 2001', 'mag_field_of_study': ['Computer Science']}