Nya DRAM-specifikationer uppvisar ökande uppdateringslatenser. En uppdatering av kommandot blockerar en fullständig rankning och minskar tillgänglig parallellism i minnesdelsystemet avsevärt, vilket minskar prestandan. Fine Granularity Refresh (FGR) är en funktion som nyligen tillkännagavs som en del av JEDEC DDR4 DRAM specifikation som försöker ta itu med detta problem genom att skapa en rad uppdateringsalternativ som ger en avvägning mellan uppdatering latens och frekvens. I detta dokument genomför vi först en analys av DDR4 DRAM:s FGR-funktion, och visar att det inte finns någon one-size-fits-all alternativ för en mängd olika applikationer. Vi presenterar sedan Adaptive Refresh (AR), en enkel men effektiv mekanism som dynamiskt väljer det bästa FGR-läget för varje applikation och fas i applikationen. När vi tittar närmare på uppdateringsproblemet, identifierar vi i DRAM-system med hög densitet ett fenomen som vi kallar kommando kö anfall, där minneskontrollantens kommando kö tar upp tillfälligt eftersom det är fullt med kommandon till en rank som håller på att uppdateras. För att angripa detta problem föreslår vi två kompletterande mekanismer som kallas Delayed Command Expansion (DCE) och Preemptive Command Drain (PCD). Våra resultat visar att AR utnyttjar DDR4:s FGR effektivt. När väl våra föreslagna DCE- och PCD-mekanismer har lagts till blir dock DDR4:s FGR överflödiga i de flesta fall, utom i några mycket minneskänsliga applikationer, där användningen av AR ger vissa ytterligare fördelar. Sammantaget visar våra simuleringar att de föreslagna mekanismerna ger 8% (14%) i genomsnitt snabba upp med avseende på traditionell uppdatering, vid normal (utökad) DRAM drifttemperatur, för en uppsättning olika parallella tillämpningar.
Mukundan m.fl. REF föreslår schemaläggningstekniker (utöver adaptiv uppdatering som diskuteras i avsnitt 6.5) för att ta itu med problemet med kommandoköer, varigenom en kommandokö fylls upp med kommandon till en uppfriskande rank, blockera kommandon till en annan icke-uppfriskande rank.
Understanding and mitigating refresh overheads in high-density DDR4 DRAM systems
{'venue': 'ISCA', 'journal': None, 'mag_field_of_study': ['Computer Science']}