Abstrakt. I detta dokument presenteras en kompakt FPGA-arkitektur för AES-algoritmen med 128-bitars nyckel som är inriktad på inbäddade applikationer med låga kostnader. Kryptering, dekryptering och nyckelschema är alla implementeras med hjälp av små resurser av endast 222 Slices och 3 block RAMs. Denna implementation passar enkelt i en billig Xilinx Spartan II XC2S30 FPGA. Denna implementation kan kryptera och dekryptera dataströmmar på 150 Mbps, som uppfyller behoven hos de flesta inbyggda program, inklusive trådlös kommunikation. Särskilda egenskaper hos Spartan II FPGA som möjliggör kompakt logiskt genomförande undersöks, och ett nytt sätt att genomföra MixColumns och InvMixColumns omvandlingar med hjälp av gemensamma logiska resurser presenteras.
Paper REF presenterar en kompakt FPGA-arkitektur för AES-algoritmen med en nyckel på 128 bitar.
Very compact FPGA implementation of the AES algorithm
{'venue': 'Proceedings of 5th International Workshop on Cryptographic Hardware and Embedded Systems (CHES), number 2779 in Lecture Notes in Computer Science', 'journal': None, 'mag_field_of_study': ['Computer Science']}