Många samtida flera frågor processorer använder utom-of-order schemaläggning hårdvara i processorn pipeline. Sådana s c heduling hårdvara kan ge bra prestanda utan att förlita sig på kompilering-tid schemaläggning. Hårdvaran kan också schemalägga runt oväntade run-time händelser sådan s c a c han missar. I takt med att emissionsbredderna ökar ökar dock komplexiteten o f s u c h s c heduling-hårdvaran avsevärt och kan påverka processorns cykeltid. I detta dokument presenteras utformningen av en flera problemprocessor som använder en alternativ metod som kallas miss path schemaläggning eller MPS. S c heduling hårdvara tas bort från processorn rörledningen helt och hållet och placeras på vägen mellan instruktionscachen och nästa nivå av minne. Schemaläggning utförs vid cache miss tid, eftersom instruktioner tas emot från minnet. Schemalagda block av instruktioner utfärdas till en aggressivt klockade i-order verkställande kärna. Detaljer om en maskinvaruschemaläggare som kan utföra spekulation beskrivs och visas vara genomförbart. Resultat från simuleringar presenteras som belyser effektiviteten i en MPS-design.
I miss path schemaläggaren (MPS) mikroarkitektur REF, läggs en extern instruktion schemaläggare till en VLIW kärna.
MPS: Miss path scheduling for multiple-issue processors
{'venue': 'IEEE Transactions on Computers', 'journal': None, 'mag_field_of_study': ['Computer Science']}