Abstract-This paper utforskar område-genomgång kompromiss för en ASIC genomförande av Advanced Encryption Standard (AES). Olika piped implementationer av AES-algoritmen samt designbeslut och områdesoptimeringar som leder till ett lågt område och hög genomströmning AES-krypteringsprocessor presenteras. Med orullande slingor och yttre rörledningar är genomströmningar på 30 Gbit/s till 70 Gbit/s möjliga att uppnå i en 0,18-m CMOS-teknik. Dessutom, genom pipelineing den sammansatta fält genomförandet av byte substitutionsfasen av AES algoritm (inre-round pipeline), arealförbrukningen minskas upp till 35 procent. Genom att utforma en offline nyckel schemaläggningsenhet för AES-processorn minskar areakostnaden ytterligare med 28 procent, vilket resulterar i en total minskning med 48 procent medan samma genomströmning upprätthålls. Därför kan över 30 Gbit/s, helt rörledning AES processor som arbetar i räknaren driftsätt användas för kryptering av data på optiska länkar.
Ingrid Verbauwhede REF implementerade en helt rörformad arkitektur av AES-processor i 0,18 μm-teknik och uppnådde ett genomflöde på 30 Gbps.
Area-throughput trade-offs for fully pipelined 30 to 70 Gbits/s AES processors
{'venue': 'IEEE Transactions on Computers', 'journal': 'IEEE Transactions on Computers', 'mag_field_of_study': ['Computer Science']}