I detta papper beskriver vi NoCGEN, en Network On Chip (NoC) generator, som används för att skapa en simulatable och synthesizable NoC beskrivning. NoCGEN använder en uppsättning modulära routerkomponenter som kan användas för att bilda olika routers med ett varierande antal portar, routingalgoritmer, databredder och buffertdjup. En grafbeskrivning som representerar sammankopplingen mellan dessa routrar används för att generera en VHDL-beskrivning på toppnivå. En maskhålsutgångskyld 2-D mesh router skapades för att verifiera kapaciteten hos NoCGEN. Olika parameteriserade mönster syntetiserades för att ge uppskattade grindantal på 129K till 695K för ett antal topologier som varierade från en 2 x 2 mesh till en 4x4 mesh, med konstant data bussstorlek bredd på 32. NoC simulerades med slumpmässig trafik med hjälp av en blandad SystemC/VHDL-miljö för att säkerställa att driften är korrekt och för att uppnå prestanda och genomsnittlig latens. Resultaten visar en godtagen belastning på 53% till 55,6% med en ökning av buffertdjup från 8 till 32 flits för 4x4 mesh router.
NoCGEN REF är en Network On Chip (NoC) generator, som används för att skapa en simulatable och synthesizable NoC beskrivning.
NoCGEN:a template based reuse methodology for Networks On Chip architecture
{'venue': '17th International Conference on VLSI Design. Proceedings.', 'journal': '17th International Conference on VLSI Design. Proceedings.', 'mag_field_of_study': ['Computer Science']}