Abstract-Memory hierarkin spelar en kritisk roll på prestanda för nuvarande chip multiprocessorer. Huvudminnet delas av alla körprocesser, vilket kan orsaka viktiga bandbreddsmotsättningar. Dessutom, när processorn implementerar SMT-kärnor, L1-bandbredden delas mellan trådarna som körs på varje kärna. I ett sådant fall framträder bandbreddsmedvetna schemaläggare som ett intressant tillvägagångssätt för att mildra tvisten. Detta arbete undersöker den prestandanedbrytning som processerna lider på grund av minnesbandbredd begränsningar. Experiment visar att huvudminnet och L1-bandbredden påverkar processens prestanda negativt; i båda fallen kan prestandanedbrytningen växa upp till 40 procent för vissa tillämpningar. För att hantera tvister utformar vi en schemaläggningsalgoritm som består av två policyer som styrs av bandbreddsförbrukningen som samlas i körtid. Processurvalspolicyn balanserar antalet minnesförfrågningar över exekveringstiden för att ta itu med huvudinnehåll av minnesbandbredd. Processfördelningspolicyn tar itu med L1-bandbreddsfrågan genom att balansera L1-åtkomsterna mellan L1-cacherna. Förslaget utvärderas på en Xeon E5645-plattform med hjälp av en bred uppsättning multiprogrammerade arbetsbelastningar, för att uppnå prestandafördelar upp till 6,7 procent med avseende på Linux schemaläggaren.
I ett senare arbete, Feliu et al. I Ref föreslås en schemaläggningsalgoritm som uppskattar framstegen i processerna och prioriterar processer med lägre framsteg för att minska orättvisa.
Bandwidth-Aware On-Line Scheduling in SMT Multicores
{'venue': 'IEEE Transactions on Computers', 'journal': 'IEEE Transactions on Computers', 'mag_field_of_study': ['Computer Science']}