Abstract-SystemC håller på att bli en de facto-standard för tidig simulering av System-on-a-chip (SoCs). Det är ett parallellt språk med en schemaläggare. Att testa en SoC skriven i SystemC innebär att vi kör den, för vissa väl valda data. Vi är skyldiga att använda ett särskilt deterministiskt genomförande av schemaläggaren, vars specifikation är icke-deterministisk. Följaktligen kan vi misslyckas med att upptäcka fel som skulle ha dykt upp med hjälp av en annan giltig implementation av schemaläggaren. Nuvarande metoder för tester SoCs koncentrerar sig på generering av indata, och inte alls ta itu med detta problem. Vi utgår från att valet av relevanta data redan är gjort, och vi genererar flera schemaläggningar som tillåts av schemaläggaren specifikation. Vi använder dynamiska delvis-order reduktion tekniker för att undvika generering av två schemaläggningar som har samma effekt på systemets beteende. Att undersöka alternativa schemaläggningar under testningen är ett sätt att garantera att beskrivningen av SoC, och i synnerhet den inbyggda programvaran, är oberoende av schemaläggaren och därmed mer robust. Tekniken sträcker sig till utforskning av andra icke-fullständigt specificerade aspekter av SoC beskrivningar, som timing.
Helmstetter m.fl. REF genererar icke-ekvivalenta (inga två scheman har samma utgång) SystemC utförande scheman med dynamiska partiella orderminskningar.
Automatic Generation of Schedulings for Improving the Test Coverage of Systems-on-a-Chip
{'venue': '2006 Formal Methods in Computer Aided Design', 'journal': '2006 Formal Methods in Computer Aided Design', 'mag_field_of_study': ['Computer Science']}