Prestandaväxlingen mellan hårdvarukomplexitet och klockfrekvens studeras. Först definieras en generisk superskalarpipeline. Därefter analyseras de specifika områdena för registreringsnamnbyte, instruktionsfönsteruppvaknande och urvalslogik, och operand förbikoppling. Var och en är modellerad och Spice simuleras för funktionsstorlekar av O&M, 0.35,um, och 0.18~7% Resultat och trender uttrycks i form av emission bredd och fönsterstorlek. Vår analys visar att fönsteruppvakning och urvalslogik samt operand bypass-logik sannolikt kommer att vara den mest kritiska i framtiden. En mikroarkitektur som förenklar vakenhet och urvalslogik föreslås och diskuteras. Detta genomförande sätter kedjor av beroende instruktioner i köer, och utfärdar instruktioner från flera köer parallellt. Simuleringen visar liten avmattning jämfört med ett helt flexibelt problemfönster när prestanda mäts i klockcykler. Dessutom, eftersom endast instruktioner vid köhuvuden behöver väckas och väljas, är frågan logik förenklas och klockcykeln är snabbare-konsekvent övergripande prestanda förbättras. Genom att gruppera beroende instruktioner tillsammans, den föreslagna mikroarkitekturen kommer att bidra till att minimera prestandanedbrytning på grund av långsamma bypass i framtida wide-issue maskiner.
REF analyserade flera specifika områden av registret namnbyte, instruktion fönster vakna upp och skiljedom logik, och operand bypassing.
Complexity-effective superscalar processors
{'venue': "ISCA '97", 'journal': None, 'mag_field_of_study': ['Computer Science']}