Moderna grafikbearbetningsenheter (GPU) använder ett stort antal hårdvarutrådar för att dölja både funktionsenhet och minnesåtkomstlatens. Extrem multitrådning kräver en komplicerad tråd schemaläggare samt en stor registerfil, som är dyrt att komma åt både i termer av energi och latens. Vi presenterar två kompletterande tekniker för att minska energi på massivt gängade processorer som GPU. För det första undersöker vi registerfilen caching för att ersätta åtkomst till den stora huvudregisterfilen med åtkomst till en mindre struktur som innehåller den omedelbara registerarbetsuppsättningen aktiva trådar. För det andra undersöker vi en två-nivå tråd schemaläggare som upprätthåller en liten uppsättning aktiva trådar för att dölja ALU och lokal minnesåtkomst latens och en större uppsättning väntande trådar för att dölja huvudminne latens. I kombination med registerfilcachelagring ger en tvånivås trådschemaläggare en ytterligare minskning av energin genom att begränsa tilldelningen av tillfälliga registercacheresurser till endast den för närvarande aktiva undergruppen trådar. Vi visar att i genomsnitt, över en mängd olika verkliga grafik och beräkna arbetsbelastningar, en 6-entry per-thread register fil cache minskar antalet läsningar och skriver till huvudregisterfilen med 50% respektive 59%. Vi visar vidare att antalet aktiva trådar kan minskas med en faktor på 4 med minimal påverkan på prestanda, vilket resulterar i en 36% minskning av registret filenergi.
Registrera fil caching införs i REF som en alternativ metod för att minska registret filenergi.
Energy-efficient mechanisms for managing thread context in throughput processors
{'venue': '2011 38th Annual International Symposium on Computer Architecture (ISCA)', 'journal': '2011 38th Annual International Symposium on Computer Architecture (ISCA)', 'mag_field_of_study': ['Computer Science']}