Abstract-L1 data caches i högpresterande processorer fortsätter att växa i set associativitet. Högre associativitet kan avsevärt öka förbrukningen av cacheenergi. Cache access latency kan också påverkas, vilket leder till en ökning av den totala energiförbrukningen på grund av ökad genomförandetid. Samtidigt ökar cachens statiska energiförbrukning betydligt för varje ny processgenerering. I detta dokument föreslås en ny strategi för att minska den totala förbrukningen av L1-cacheenergi med hjälp av en kombination av cachelagring och snabb, spekulativ adressgenerering. En 16-stegs cache som lagrar ett 3-bitars tal för nyligen åtkomliga L1-datacachelinjer visas tillräckligt för att avsevärt minska både den statiska och den dynamiska energiförbrukningen i L1-cachen. Snabb spekulativ adressgenerering hjälper till att dölja hur cache åtkomst latency och är mycket korrekt. L1 cache energifördröjning produkt minskas med 10% jämfört med att använda sättet cache ensam och med 37% jämfört med användningen av multipel MRU teknik.
Nicolaescu m.fl. föreslå att man använder en fullständig tabell för 16 ingångar för att lagra väginformation om de senaste tillgängliga linjerna REF.
Fast Speculative Address Generation and Way Caching for Reducing L1 Data Cache Energy
{'venue': '2006 International Conference on Computer Design', 'journal': '2006 International Conference on Computer Design', 'mag_field_of_study': ['Computer Science']}