För många applikationer, gren felprediktioner och cache missar begränsa en processor prestanda till en nivå långt under sin topp instruktion genomströmning. En liten bråkdel av statiska instruktioner, vars beteende inte kan förutses med hjälp av nuvarande gren prediktorer och cacher, bidrar en stor del av sådana prestanda förnedrande händelser. Detta papper analyserar den dynamiska instruktion ström som leder fram till dessa prestanda förnedrande instruktioner för att identifiera de operationer som krävs för att utföra dem på ett tidigt stadium. Den bakre delen (delmängd av programmet som relaterar till instruktionen) av dessa prestanda förnedrande instruktioner, om liten jämfört med hela den dynamiska instruktionsströmmen, kan förexekveras för att dölja instruktionens latens. För att övervinna konservativa beroendeantaganden som resulterar i stora skivor kan spekulationer användas, vilket resulterar i spekulativa skivor. Detta papper ger en inledande karakterisering av bakåtriktade skivor av L2 data cache missar och gren misspredictions, och visar effektiviteten av tekniker, inklusive minne beroende förutsägelse och kontroll oberoende, för att minska storleken på dessa skivor. Genom att använda dessa tekniker kan många skivor reduceras till mindre än en tiondel av hela den dynamiska instruktionsströmmen när man överväger de 512 instruktionerna före utförandet förnedrande undervisning.
Zilles och Sohi analyserade dynamiska baklänges skivor av prestanda förnedrande instruktioner REF.
Understanding the backward slices of performance degrading instructions
{'venue': "ISCA '00", 'journal': None, 'mag_field_of_study': ['Computer Science']}