Abstract-A deep-learning inference accelerator syntetiseras från ett C-språksprogram parallellt med Pthreads. I programimplementeringen används den välkända producent/konsumentmodellen med parallella trådar sammankopplade av FIFO-köer. Verktyget LegUp högnivåsyntes (HLS) [1] syntetiserar trådar till parallell FPGA-hårdvara, vilket omvandlar programvaruparallellism till rumslig parallellism. Ett komplett system skapas där konvolution, poolning och stoppning realiseras i den syntetiserade acceleratorn, med återstående uppgifter som utförs på en inbäddad ARM-processor. Acceleratorn innehåller reducerad precision och en ny metod för nollviktshoppning i konvolution. På en medelstora Intel Arria 10 SoC FPGA är toppprestandan på VGG-16 138 effektiva GOPS.
I REF syntetiseras en FPGA-baserad CNN-inferensaccelerator från flertrådig C-programvara med hjälp av verktyget LegUp HLS.
FPGA-Based CNN Inference Accelerator Synthesized from Multi-Threaded C Software
{'venue': 'J. H. Kim, B. Grady, R. Lian, J. Brothers and J. H. Anderson,"FPGA-based CNN inference accelerator synthesized from multi-threaded C software,"2017 30th IEEE International System-on-Chip Conference (SOCC), Munich, 2017, pp. 268-273', 'journal': None, 'mag_field_of_study': ['Mathematics', 'Computer Science']}