Abstract-To improve chip multiprocessor (CMP) prestanda, nyligen forskning har fokuserat på schemaläggning strategier för att minska huvudsakliga minne bandbredd innehåll. Numera, kommersiella CMPs implementerar flera nivåer cache hierarkier som delas av flera multitrådade kärnor. I denna mikroprocessorkonstruktion kan stridspunkter visas längs hela minneshierarkin. Dessutom förväntas detta problem förvärras i framtida teknik, eftersom antalet kärnor och hårdvarugängor och följaktligen storleken på de delade cachelagringarna ökar med varje mikroprocessorgeneration. I detta dokument beskrivs inverkan på prestandan hos de olika tvistepunkter som förekommer längs minnesdelsystemet. Analysen visar att vissa riktmärken är mer känsliga för stridigheter i högre nivåer av minneshierarkin (t.ex. delade L2) än för huvudminnesmotsättningar. I detta dokument föreslår vi två allmänna schemaläggningsstrategier för CMP. Den första strategin tar hänsyn till den tillgängliga bandbredden på varje nivå i cachehierarkin. Strategin väljer de processer som ska schemaläggas och allokerar dem till kärnor för att minimera tvisteeffekter. Den andra strategin tar också hänsyn till den försämring av prestandan som varje process lider av på grund av tvistemedveten schemaläggning. Båda förslagen har genomförts och utvärderats i en kommersiell fyrkärnig processor med en relativt liten cachehierarki på två nivåer. Förslagen når i genomsnitt en prestandaförbättring med 5,38 och 6,64 procent jämfört med Linux schemaläggaren, medan denna förbättring är 3,61 procent för en toppmodern memory contention-aware schemaläggare under de utvärderade blandningarna.
Mer nyligen, Feliu et al. REF presenterar en schemaläggningsalgoritm som behandlar bandbreddsmotsättning längs flera nivåer i minneshierarkin.
Cache-Hierarchy Contention-Aware Scheduling in CMPs
{'venue': 'IEEE Transactions on Parallel and Distributed Systems', 'journal': 'IEEE Transactions on Parallel and Distributed Systems', 'mag_field_of_study': ['Computer Science']}