Moderna DRAM-system förlitar sig på minnesregulatorer som använder oordnad schemaläggning för att maximera radåtkomstlokalisering och parallellism på banknivå, vilket i sin tur maximerar DRAM-bandbredden. Detta är särskilt viktigt inom grafikprocessorarkitekturer (GPU), där den stora mängden parallellism ställer en stor efterfrågan på minnessystemet. Den logik som krävs för oordnad schemaläggning kan vara kostsam i fråga om område, särskilt när det jämförs med en in-order schemaläggning. I detta dokument föreslår vi en komplex lösning på begäran om DRAM-schemaläggning som återvinner det mesta av den prestandaförlust som en naiv förstahandsschemaläggare (FIFO) ådrar sig jämfört med en aggressiv out-of-order DRAM-schemaläggare. Vi observerar att minnesförfrågan ström från enskilda GPU "shunderare kärnor" tenderar att ha tillräcklig rad access lokalisering för att maximera DRAM effektivitet i de flesta applikationer utan betydande omordning. Det sammankopplingsnät över vilket minnesförfrågningar skickas från skuggkärnan till DRAM-styrenheten tenderar dock att fint koppla samman de många minnesförfrågningsströmmarna på ett sätt som förstör radåtkomstplatsen för den resulterande strömmen som ses vid DRAM-styrenheten. För att ta itu med detta använder vi ett skiljedomssystem för samtrafiknät som bevarar radåtkomsten för enskilda minnesförfrågningsströmmar och därigenom uppnår DRAM-effektivitet och systemprestanda i närheten av vad som är möjligt genom att använda schemaläggning av minnesförfrågningar utanför ordningen samtidigt som vi gör detta med en enklare design. Vi utvärderar vårt system för skiljeförfarande för sammankopplingsnätverk med hjälp av crossbar-, mesh- och ringnät för en baslinjearkitektur med 8 minneskanaler, som var och en styrs av sin egen DRAM-controller och 28 shadler-kärnor (224 ALUs), och stöder upp till 1 792 förfrågningar om minne under flygning. Våra resultat visar att vårt system för sammankoppling av skiljeförfaranden tillsammans med en bankad FIFO i ordning schemaläggare får upp till 91% av den prestanda som uppnås med en out-of-order minne schemaläggare för ett crossbar nätverk med åtta-entry DRAM controller köer.
Yuan m.fl. REF föreslår en policy för minnesschemaläggning vid NoC för att förbättra DRAM-radens buffertplats.
Complexity effective memory access scheduling for many-core accelerator architectures
{'venue': 'MICRO 42', 'journal': None, 'mag_field_of_study': ['Computer Science']}