Abstract-Low Density Parity Check (LDPC) dekodrar har en inneboende förmåga att korrigera de överföringsfel som uppstår, när kommunicera över en fientlig trådlös kanal. Denna kapacitet gör det möjligt för LDPC-kodade system att använda lägre överföringsenergier än okodade system, på bekostnad av införandet av en betydande energiförbrukning vid LDPC-avkodning. Traditionella tekniker för energiminskning, såsom spännings- och klockskalning, kan användas för att minska LDPC-dekoderns energiförbrukning. Dessa tekniker kan dock leda till tidsfel, som kan försämra LDPC-dekoderns felkorrigeringsförmåga. Vårt tidigare arbete har visat att i motsats till andra typer av LDPC-dekodrar har stokastiska dekodrar en inneboende tolerans mot tidsfel, vilket gör det möjligt för dem att bibehålla en hög felkorrigeringsförmåga i klockskalningsscenarier. I det här dokumentet undersöker vi denna tidfeltolerans i spänningsskalningsscenarier, genom att utöka vår tidigare modell av tidfel med hjälp av omfattande SPICE-simuleringar. Dessutom använder vi dessa SPICE-simuleringar för att karakterisera energiförbrukningen hos stokastiska LDPC-avkodare för första gången. Vi visar att en modifierad stokastisk LDPC-dekoder kan fungera på 0,8 V och en klockperiod på 915.11 hk, samtidigt som felkorrigeringsförmågan hos en konventionell stokastisk dekoder som arbetar vid 1 V och en klocka period på 1019.2 hk, vilket ger en 36,7% minskning av processen energiförbrukning.
Däremot var vårt tidigare bidrag REF det första i den öppna litteraturen som utforskade den inneboende toleransen hos stokastiska LDPC-avkodare för tidsfel, både i närvaro av klock- och spänningsskalning.
Analysis of voltage- and clock-scaling-induced timing errors in stochastic LDPC decoders
{'venue': '2013 IEEE Wireless Communications and Networking Conference (WCNC)', 'journal': '2013 IEEE Wireless Communications and Networking Conference (WCNC)', 'mag_field_of_study': ['Computer Science']}