För att möjliggöra prestandaförbättringar på ett effekteffektivt sätt har datorarkitekter byggt processorer som utnyttjar större mängder trådnivåparallalism. En viktig aspekt i sådana processorer är att korrekt utforma den on-chip cache hierarki. Tyvärr kan detta vara svårt att göra, särskilt för processorer med höga kärnvärden och stora mängder cache. Det enorma designutrymme som bildas av det kombinatoriska antalet sätt att organisera cachehierarkin gör det svårt att identifiera effekteffektiva konfigurationer. Dessutom förvärras problemet av den långsamma hastigheten på den arkitektoniska simuleringen, som är det främsta sättet att genomföra sådana rymdstudier. Ett kraftfullt verktyg som kan hjälpa arkitekter att optimera CPU cache hierarkier är återanvändning avstånd (RD) analys. Det senaste arbetet har utökat uniprocessor RD-teknik-d.v.s., genom att införa samtidig RD och privat-stack RD profilering-för att möjliggöra analys av olika typer av cache i multicore processorer. När förvärvade, parallella lokaliseringsprofiler kan förutsäga prestandan hos många cache konfigurationer, vilket möjliggör mycket effektiv design utrymme prospektering. Hittills har det befintliga arbetet med multicore RD-analys fokuserat på att utveckla profileringstekniker och bedöma deras noggrannhet. Tyvärr har det inte funnits något arbete på att använda RD analys för att optimera CPU prestanda eller strömförbrukning. Denna artikel undersöker tillämpa multicore RD analys för att identifiera de mest strömeffektiva cache konfigurationer för en multicore CPU. För det första utvecklar vi analytiska modeller som använder cache-miss räknas från parallella lokala profiler för att uppskatta CPU prestanda och strömförbrukning. Även om framtida skalbara processorer sannolikt kommer att använda flertrådiga (och även o-order) kärnor, antar vår nuvarande studie enkeltrådade systemkärnor för att förenkla modellerna, så att vi kan fokusera på cachehierarkin och våra RD-baserade tekniker. För det andra, för att visa nyttan av våra tekniker, använder vi våra modeller för att optimera en storskalig kaklad CPU-arkitektur med en två-nivå cache hierarki. Vi visar att den mest effekteffektiva konfigurationen varierar avsevärt mellan olika riktmärken, och att våra lokalprofiler ger djupa insikter om varför vissa konfigurationer är effekteffektiva. Vi visar också att välja den bästa konfigurationen kan ge betydande vinster, eftersom det finns en 2,01x effekteffektivitet sprids över vår kaklade CPU design utrymme. Slutligen validerar vi exaktheten hos våra tekniker med hjälp av detaljerad simulering. Bland flera simulerade konfigurationer kan våra tekniker oftast välja den mest effekteffektiva konfigurationen, eller en som är mycket nära det bästa. Dessutom, i alla simulerade konfigurationer, kan vi förutsäga effekteffektivitet med 15,2% fel. Tillstånd att göra digitala eller hårda kopior av delar eller allt detta arbete för personligt bruk eller klassrum beviljas utan avgift under förutsättning att kopior inte görs eller distribueras för vinst eller kommersiella fördelar och att kopior visar detta meddelande på första sidan eller första skärmen av en skärm tillsammans med den fullständiga citering. Upphovsrätt till delar av detta verk som ägs av andra än ACM måste hedras. Abstraktering med kredit är tillåten. För att kopiera på annat sätt, för att återpublicera, för att posta på servrar, för att omfördela till listor, eller för att använda någon komponent i detta verk i andra verk krävs förhandsgodkännande och/eller avgift.
Nyligen, Badamo et al. I REF föreslogs analytiska prestandamodeller för att uppskatta prestanda och effektförbrukning i LCMP från FoU-profiler.
Identifying Power-Efficient Multicore Cache Hierarchies via Reuse Distance Analysis
{'venue': 'TOCS', 'journal': None, 'mag_field_of_study': ['Computer Science']}