Abstract-High densitet minne blir allt viktigare eftersom många utförande strömmar konsolideras på en enda chip många-kärna processorer. DRAM är allestädes närvarande som en huvudminnesteknologi, men medan DRAM:s perchipstäthet och frekvens fortsätter att skalas, har den tid som krävs för att uppdatera dess dynamiska celler vuxit i en alarmerande takt. Detta dokument visar hur de metoder som för närvarande används för att schemalägga uppdateringsåtgärder är ineffektiva när det gäller att minska den betydande försämring av prestandan som orsakas av längre uppdateringstider. De nuvarande strategierna är bristfälliga – de utnyttjar inte effektivt dram-minnenas flexibilitet att skjuta upp uppdateringsarbetet. I detta arbete föreslås dynamiskt omkonfigurerbara prediktiva mekanismer som utnyttjar hela det dynamiska område som tillåts i JEDEC DDRx SDRAM-specifikationerna. De föreslagna mekanismerna har visat sig mildra en stor del av de påföljder som förekommer med täta dram-anordningar. Vi hänvisar till det övergripande systemet som Elastic Refresh, i det att uppdateringspolitiken sträcks för att passa den nuvarande arbetsbelastningen, så att den maximala fördelen med dram flexibilitet realiseras. Vi utökar GEMS på SIMICS verktygsuppsättning till att omfatta Elastic Refresh. Simuleringar visar den föreslagna lösningen ger en genomsnittlig prestandaförbättring på 10 % jämfört med befintliga tekniker i hela SPEC CPU-sviten, och upp till 41 % förbättring för vissa arbetsbelastningar.
Stuecheli m.fl. REF föreslår Elastic Refresh, en teknik som effektivt utnyttjar det flexibla dynamiska område som tillåts i JEDEC uppdatera specifikationen, genom att vara mindre aggressiv när det gäller att utfärda uppdateringskommandon.
Elastic Refresh: Techniques to Mitigate Refresh Penalties in High Density Memory
{'venue': '2010 43rd Annual IEEE/ACM International Symposium on Microarchitecture', 'journal': '2010 43rd Annual IEEE/ACM International Symposium on Microarchitecture', 'mag_field_of_study': ['Computer Science']}