Processvariationer kommer i hög grad att påverka framtida mikroprocessorers stabilitet, läckageförbrukning och prestanda. Dessa variationer är särskilt skadliga för 6T SRAM (6-transistor statiska minne) strukturer och kommer att bli kritiska med fortsatt teknikskalning. I detta dokument föreslår vi nya minnesarkitekturer på chip baserat på nya 3T1D DRAM (3-transistor, 1-diod dynamiskt minne) celler. Vi erbjuder en detaljerad jämförelse mellan 6T- och 3T1D-konstruktioner i samband med en L1-datacache. Effekterna av fysikaliska variationer i en 3T1D-cache kan klumpas ihop till variationer i lagringstiderna för data. I detta dokument föreslås en rad system för uppdatering av cache och placering som är känsliga för retentionstid, och vi visar att de flesta variationerna i retentionstiden kan döljas av mikroarkitekturen när dessa system används. Vi har utfört detaljerade krets- och arkitektoniska simuleringar som antar olika grader av variabilitet i avancerade teknologin noder, och vi visar att den resulterande minnesarkitekturen kan tolerera stora processvariationer med liten eller ingen påverkan på prestanda jämfört med ideal 6T SRAM design. Dessutom är dessa konstruktioner robusta mot problem med minnescellsstabilitet och kan uppnå stora effektbesparingar. Dessa fördelar gör de nya minnesarkitekturerna till ett lovande val för variationstoleranta cachestrukturer som krävs för nästa generations mikroprocessorer. 40:e IEEE/ACM:s internationella symposium om mikroarkitektur
I detta sammanhang har Liang m.fl. I REF föreslogs 3T1D DRAM-cellen för L1-datacache.
Process Variation Tolerant 3T1D-Based Cache Architectures
{'venue': '40th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO 2007)', 'journal': '40th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO 2007)', 'mag_field_of_study': ['Computer Science']}