Stencilbaserade kärnor utgör kärnan i många vetenskapliga tillämpningar på blockstrukturerade rutnät. Tyvärr uppnår dessa koder en liten del av toppprestandan, främst på grund av skillnaden mellan processorns och huvudminnets hastigheter. Vi undersöker flera optimeringar av både de konventionella cachebaserade minnessystemen i Itanium 2, Opteron och Power5, samt cellprocessorns heterogena multikärna. Optimeringarna mål cache återanvändning över stencil svep, inklusive både en implicit cache glömska tillvägagångssätt och en cache-medveten algoritm blockerad för att matcha cachestrukturen. Slutligen överväger vi schablonberäkningar på en maskin med en explicit hanterad minneshierarki, Cellprocessorn. Sammantaget visar resultaten att ett cache-medvetet tillvägagångssätt är betydligt snabbare än ett cache omedvetna tillvägagångssätt och att det explicit hanterade minnet på Cell är effektivare: I förhållande till Power5 har det nästan 2x mer minnesbandbredd och är 3,7x snabbare.
Kamil och medarbetare REF visade dock att implicit tiling av cache omedvetna schabloner utförs värre än uttryckligen kaklad och cache-medveten strategi på cellprocessorn.
Implicit and explicit optimizations for stencil computations
{'venue': "MSPC '06", 'journal': None, 'mag_field_of_study': ['Computer Science']}