Abstrakt. Detta arbete presenterar en modell Driven Engineering (MDE) metod för automatisk generering av ett nätverk av tidsinställda automata från den funktionella specifikationen av en inbäddad ansökan beskrivs med UML klass och sekvensdiagram. Med hjälp av omvandlingar på UML-modellen av det inbyggda systemet erhålls automatiskt en MOF-baserad representation för nätverket av tidsinställd automata, som kan användas som indata till formella verifieringsverktyg, som Uppaal-modellkontroll, för att validera önskade funktionella och tidsmässiga egenskaper hos den inbyggda systemspecifikationen. Eftersom nätverket av tidsinställd automata genereras automatiskt, kan metoden vara mycket användbar för konstruktören, vilket underlättar felsökning och formell validering av systemets specifikation. I dokumentet beskrivs de definierade omvandlingarna mellan modeller, som genererar nätverket av tidsinställd automata samt textinmatningen till Uppaal-modellen checker, och illustrerar användningen av metoden med en fallstudie för att visa effektiviteten i tillvägagångssättet.
För det andra, Nascimento REF ) presenterar en metod för automatisk generering av nätverk av tidsinställda automata från en funktionell specifikation avbildad via UML klass och sekvensdiagram.
Formal Verification for Embedded Systems Design Based on MDE
{'venue': 'IESS', 'journal': None, 'mag_field_of_study': ['Computer Science']}