Många centrala arkitekturer är ett effektivt sätt att utnyttja det ökande antalet transistorer som finns tillgängliga i moderna tillverkningsprocesser. Även om de liknar multi-node system, uppvisar de olika kommunikations latens och lagringsegenskaper, vilket ger nya designmöjligheter som tidigare inte var möjliga. Traditionella protokoll för cachesammanhållning, även om de ofta används i många huvudkonstruktioner, har utvecklats i samband med multinodesystem. Därför utnyttjar de sällan de nya möjligheter som många centrala arkitekturer erbjuder. Vi föreslår närhet konsekvens, ett system där L1-belastning missar optimistiskt vidarebefordras till närliggande caches via nya dedikerade länkar snarare än alltid indirekt via en katalogstruktur. En sådan optimering möjliggörs av den jämförbara kostnaden för lokala cacheåtkomster med användning av nätverksresurser på chip. Samstämmighet upprätthålls med hjälp av lätta grafstrukturer inbäddade i L1-cacherna. Vi jämför vårt Proximity Coherence-protokoll med ett befintligt katalogbaserat MESI-protokoll med hjälp av fullsystemssimuleringar av ett 32-kärnsystem. Vår förlängning minskar latensen hos L1-cachebelastningen med upp till 32 % och minskar samtidigt de byte som överförs på den globala online-chip-länken med upp till 19 % för en rad parallella riktmärken. Genom att använda närhetssamstämmighet får man en tidsförbättring på upp till 13 %, minskar energiförbrukningen i cachehierarkin med upp till 30 % och ger en effektivare lösning på problemet med samstämmighet i flerprocessorer med chip.
Närhet konsekvens REF ] optimistiskt vidarebefordrar L1 belastning missar till närliggande caches via nya dedikerade länkar.
Proximity coherence for chip multiprocessors
{'venue': "PACT '10", 'journal': None, 'mag_field_of_study': ['Computer Science']}