Abstract-Detta arbete identifierar en ny formell grund för säkerhet för maskinvaruinformationsflöde genom att tillhandahålla en metod för att skilja tidsflöden från andra informationsflöden. Genom att utveckla en ram för att identifiera dessa olika klasser av informationsflöde på portnivå kan man antingen bekräfta eller utesluta förekomsten av sådana flöden på ett påvisbart sätt. För att visa effektiviteten i vår presenterade modell diskuterar vi dess användning på ett praktiskt exempel: en CPU-cache i en MIPS-processor skriven i Verilog HDL och simulerad i ett scenario som exakt modellerar tidigare cache-timing attacker. Vi visar hur vårt ramverk kan användas för att isolera den timingkanal som används vid dessa attacker.
Oberg m.fl. I Ref föreslås en teknik för att skilja tidsflöden från icke-timningsflöden.
A practical testing framework for isolating hardware timing channels
{'venue': '2013 Design, Automation & Test in Europe Conference & Exhibition (DATE)', 'journal': '2013 Design, Automation & Test in Europe Conference & Exhibition (DATE)', 'mag_field_of_study': ['Computer Science']}