Abstract-This paper undersöker VLSI-arkitekturer för lågdensitetsparitetskontroll (LDPC) avkodare som kan användas för lågspännings- och lågeffektdrift. Först beskrivs en högparallell dekoder arkitektur med låg routing overhead. För det andra föreslår vi en effektiv metod för att upptäcka tidig konvergens av den iterativa dekodern och avsluta beräkningarna och därigenom minska den dynamiska effekten. Vi rapporterar om en bit-serial helt-parallell LDPC-dekoder tillverkad i en 0,13-m CMOS-process och visar hur ovanstående tekniker påverkar strömförbrukningen. Vid tidig avslutning kan prototypen avkoda med 10.4 pJ/bit/iteration, medan den utför inom 3 dB av Shannongränsen vid en BER på 10 5 och med 3,3 Gb/s totalt genomflöde. Om den drivs från en 0,6 V försörjning, kan energiförbrukningen minskas ytterligare till 2,7 pJ / bit / iteration samtidigt som en total genomströmning på 648 Mb/s, på grund av högparallell arkitektur. För att visa tillämpligheten av den föreslagna arkitekturen för längre koder rapporterar vi också om en bit-serial full-parallell dekoder för (2048, 1723) LDPC-kod i 10GBase-T standard syntetiseras med en 90-nm CMOS-bibliotek.
Darabiha m.fl. REF undersökte VLSI-arkitekturerna för lågdensitetskontroll (LDPC) avkodare som kan användas för lågspännings- och lågeffektdrift.
Power Reduction Techniques for LDPC Decoders
{'venue': 'IEEE Journal of Solid-State Circuits', 'journal': 'IEEE Journal of Solid-State Circuits', 'mag_field_of_study': ['Computer Science']}