Högnivåsyntesen blir allt mer populär i takt med att designtätheten fortsätter att öka, särskilt i ASIC-designvärlden. Även om FPGA design följer ASIC design metoder och FPGA densiteter ökar också, programmerbara enheter erbjuder också fördelen av partiell omkonfigurering, vilket gör det möjligt att delvis kartlägga en algoritm i en liten och fast FPGA-enhet som kan konfigureras på körtid, eftersom den mappade programmet ändrar sina krav. Detta dokument presenterar en ny resurs begränsad hög nivå syntes schemaläggning heuristic, som använder omkonfigurerbara datapat komponenter. Det resulterande schemat kan förkortas så att vinsten i klockcykler kan övervinna timingen overhead av omkonfigurering. Den största fördelen med den föreslagna metoden är att man genom omkonfigurering av körtiden kan kartlägga mer komplicerade algoritmer i mindre enheter utan hastighetsnedbrytning.
En heuristisk schemaläggningsalgoritm, som använder omkonfigurerbara datapatkomponenter, har presenterats i REF.
High-level synthesis with reconfigurable datapath components
{'venue': 'Proceedings 20th IEEE International Parallel & Distributed Processing Symposium', 'journal': 'Proceedings 20th IEEE International Parallel & Distributed Processing Symposium', 'mag_field_of_study': ['Computer Science']}