Abstract-Med tillkomsten av flerkärniga arkitekturer, värsta fall exekveringstid (WCET) analys har blivit ett allt svårare problem. I detta dokument föreslår vi en enhetlig WCET-analysram för flerkärniga processorer med både delad cache och delad buss. Jämfört med andra tidigare verk skiljer sig vårt arbete åt genom att modellera samspelet mellan delad cache och delad buss med andra grundläggande mikroarkitekturkomponenter (t.ex. Förutsägare för rörledning och filial). Dessutom antar vårt ramverk inte en timing anomali fri flerkärnig arkitektur för beräkning av WCET. En detaljerad försöksmetod tyder på att vi kan få någorlunda snäva WCET-uppskattningar i ett brett spektrum av referensprogram.
I REF kombinerar författarna cache- och bussanalys med andra arkitektoniska funktioner som pipelines och branschprognoser.
A Unified WCET Analysis Framework for Multi-core Platforms
{'venue': 'IEEE Real-Time and Embedded Technology and Applications Symposium', 'journal': None, 'mag_field_of_study': ['Computer Science']}