Abstract-Design variation på grund av variationer inom-die och die-todie process har potential att avsevärt minska den maximala driftsfrekvensen och den effektiva avkastningen av högpresterande mikroprocessorer i framtida processteknologi generationer. Denna variabilitet manifesterar sig genom att öka antalet och kritiken av långa fördröjningsvägar. För att kvantifiera denna påverkan använder vi en arkitektonisk processvariationsmodell som är lämplig för analys av systemprestanda i tidiga skeden av designprocessen. Vi föreslår en metod för att välja mikroarchitectural parametrar för att minska frekvenspåverkan på grund av processvariabilitet för distinkta strukturer, samtidigt minimera IPC (instructions-per-cycle) förlust. Vi föreslår ett optimeringsförfarande som ska användas för designbeslut på systemnivå, och vi anser att gemensam arkitektur och statistisk timingsanalys kan vara mer fördelaktigt än ren optimering av kretsnivå. Totalt, tekniken kan förbättra 90% avkastningsfrekvensen med cirka 14% med 3% IPC förlust för en baslinjemaskin med en 20FO4 logikdjup per pipestage. Detta tillvägagångssätt är känsligt för valet av processor pipeline djup, och vi visar att maskiner med aggressiva rörledningar kommer att uppleva större utmaningar i att hantera processen variabilitet.
Nyligen presenterade REF en mikroarchitectural parameter modell och en metod för att utforma logiska block för att minska frekvenspåverkan på grund av variationer för olika strukturer, samtidigt minimera IPC (instructions-per-cycle) förlust.
Microarchitecture parameter selection to optimize system performance under process variation
{'venue': "ICCAD '06", 'journal': None, 'mag_field_of_study': ['Computer Science']}