När multiprocessorsystem-på-chip blir verklighet blir prestandamodellering en utmaning. För att snabbt kunna utvärdera många arkitekturer krävs någon typ av högnivåsimulering, inklusive cachesimulering på hög nivå. Vi föreslår att utföra denna cache simulering genom att definiera ett metriska för att representera minne beteende oberoende av cache struktur och tillbaka-annotera detta i den ursprungliga ansökan. Även om annoteringsfasen är komplex och kräver tid som är jämförbar med normal adressspårningsbaserad simulering, behöver den endast utföras en gång per programuppsättning och därmed gör det möjligt att påskynda simuleringen med en faktor på 20 till 50 över spårbaserad simulering. Detta är viktigt för inbyggda system, eftersom programvara ofta utvärderas mot många ingångar och många arkitekturer. Våra resultat visar att tekniken är exakt att inom 20% av felfrekvensen för uniprocessorer och kunde minska die arean av en multiprocessor chip med en projicerad 14% över en naiv design genom att exakt dimensionera cacher för varje processor.
Pieper m.fl. i REF utvecklat ett mätvärde för att representera cachebeteendet oberoende av cachestrukturen.
High level cache simulation for heterogeneous multiprocessors
{'venue': "DAC '04", 'journal': None, 'mag_field_of_study': ['Computer Science']}