Detta papper analyserar minnesåtkomst schemaläggning och virtuella kanaler som mekanismer för att minska latensen av huvudminnet åtkomster av CPU och kringutrustning i webbservrar. Trots adressfiltreringseffekterna av CPU:s cachehierarki finns det betydande lokalitet och bankparallalism i DRAM-åtkomstströmmen på en webbserver, vilket inkluderar trafik från operativsystemet, applikationen och kringutrustningen. Men en sekventiell minneskontroll lämnar mycket av denna lokalitet och parallellism oexploaterad, eftersom serialisering och bankkonflikter påverkar den realistiska latensen. Aggressiv schemaläggning inom minneskontrollen för att utnyttja tillgänglig parallellism och lokalitet kan minska den genomsnittliga läslatensen hos SDRAM. Bankkonflikter och den begränsade förmågan hos SDRAM:s interna radbuffertar att fungera som en cache hindrar dock ytterligare fördröjningsminskning. Virtuell kanal SDRAM övervinner dessa begränsningar genom att tillhandahålla en uppsättning kanalbuffertar som kan hålla segment från rader i alla interna SDRAM-banker. Detta dokument presenterar memory controller policys som kan göra effektiv användning av dessa kanalbuffertar för att ytterligare minska den genomsnittliga läs latency av SDRAM.
REF och Cooper-Balis och Jacob [2010] presenterade policyer för minneskontroll som effektivt kan använda kommersiella dram-arkitekturer som stöder användningen av undergrupper av rader för att ytterligare minska den genomsnittliga latensen hos dram-minnet.
Memory Controller Optimizations for Web Servers
{'venue': "37th International Symposium on Microarchitecture (MICRO-37'04)", 'journal': "37th International Symposium on Microarchitecture (MICRO-37'04)", 'mag_field_of_study': ['Computer Science']}