Som svar på den ökande (relativa) fördröjningen av tråden har arkitekter föreslagit olika tekniker för att hantera effekterna av långsamma ledningar på stora L2-cacher. Block migration (t.ex., och NuRapid [12] ) minskar genomsnittlig träff latency genom att migrera ofta använda block till de lägre latenta banker. Transmission Line Caches (TLC) [6] använder on-chip-överföringsledningar för att ge låg latens till alla banker. Traditionella steg-baserad hårdvara prefetching strävar efter att tolerera, snarare än minska, latency. Chip multiprocessorer (CMPs) innebär ytterligare utmaningar. För det första delar CMP ofta L2-cachen på chipet, vilket kräver flera portar för att ge tillräcklig bandbredd. För det andra innebär flera trådar flera arbetsset, som konkurrerar om begränsad lagring på chip. Tredje, dela kod och data stör blockmigrering, eftersom en processors låg-latency bank är en annan processors hög-latency bank. I detta dokument utvecklar vi L2 cache designs för CMPs som innehåller dessa tre latency management tekniker. Vi använder detaljerad full-system simulering för att analysera prestanda kompromisser för både kommersiella och vetenskapliga arbetsbelastningar. För det första visar vi att blockmigrering är mindre effektivt för CMP eftersom 40-60 procent av L2-cacheträffarna i kommersiell arbetsbelastning är nöjda i centralbankerna, som är lika långt från alla processorer. För det andra konstaterar vi att även om överföringsledningar ger låg latens, så begränsar argumentationen för deras begränsade bandbredd deras prestanda. För det tredje, vi visar steg-baserad förhämtning mellan L1 och L2 cache ensam förbättrar prestanda med minst lika mycket som de andra två tekniker. Slutligen presenterar vi en hybrid design-kombination av alla tre tekniker som förbättrar prestanda med ytterligare 2% till 19% jämfört med förhämtning ensam.
REF visade att blockmigrering är mindre effektivt för CMP eftersom 40–60 % av träffarna i den kommersiella arbetsbördan är tillfredsställda i centralbankerna.
Managing Wire Delay in Large Chip-Multiprocessor Caches
{'venue': "37th International Symposium on Microarchitecture (MICRO-37'04)", 'journal': "37th International Symposium on Microarchitecture (MICRO-37'04)", 'mag_field_of_study': ['Computer Science']}