Abstract-Många klasser av högpresterande lågdensitet paritetskontroll (LDPC) koder bygger på paritetskontroll matriser som består av permutation submatriser. Vi beskriver utformningen av en parallell-serial dekoder arkitektur som kan användas för att kartlägga någon LDPC-kod med en sådan struktur till en hårdvara emulering plattform. Högt genomflöde emulering gör det möjligt att utforska den låga bit-terror (Ber) regionen och ger statistik över felspår, som belyser orsakerna till felgolven i (2048, 1723) Reed-Solomon baserad LDPC (RS-LDPC) kod och (2209, 1978) array-baserade LDPC kod. Två klasser av felhändelser observeras: oscillerande beteende och konvergens till en klass av icke-kodord, kallas absorberande uppsättningar. Inverkan av absorberande uppsättningar kan förvärras genom meddelande kvantisering och dekoder genomförande. I synnerhet, kvantifiering och log-tanh-funktionen approximation i summa-produkt dekodrar starkt påverkar vilka absorberande uppsättningar dominerar i felgolv regionen. Vi visar att konventionella Sum-produkt dekoder implementationer av (2209, 1978) array-baserade LDPC-kod tillåter låg vikt absorberande set att ha en stark effekt, och som ett resultat, höja fel golvet. Dually-kvantized summa-produkt dekodrar och ungefärlig summa-produkt dekodrar lindra effekterna av låg vikt absorberande uppsättningar, vilket sänker fel golvet. Index Terms-Low-density paritet-check (LDPC) kod, meddelande-passing avkodning, iterativ dekoder implementation, fel golv, absorberande set.
Konventionella kvantiseringsprogram som tillämpas på en array-baserad LDPC-kod kan inducera låg vikt svaga absorberande uppsättningar och, som ett resultat, höja fel golvet REF.
Design of LDPC decoders for improved low error rate performance: quantization and algorithm choices
{'venue': 'IEEE Transactions on Communications', 'journal': 'IEEE Transactions on Communications', 'mag_field_of_study': ['Computer Science', 'Mathematics']}