Högnivåsyntes är en viktig möjliggörande teknik för införande av hårdvaruacceleratorteknik. Det utlovar prestanda och energieffektivitet för maskinvarukonstruktioner med ett lägre hinder för inträde i designexpertis, och kortare designtid. State-of-the-art hög nivå syntes nu innehåller ett brett utbud av kraftfulla optimeringar som implementerar effektiv hårdvara. Dessa optimeringar kan implementera några av de viktigaste funktionerna i allmänhet utförs i manuella konstruktioner inklusive parallella hårdvaruenheter, rördragning av utförande både inom en hårdvaruenhet och mellan enheter, och finkornig datakommunikation. Vi kan generellt klassificera optimeringar som de som optimerar maskinvaruimplementering inom ett kodblock (intrablock) och de som optimerar kommunikation och rörledning mellan kodblock (interblock). Båda optimeringarna är dock i praktiken svåra att tillämpa. Verkliga applikationer innehåller databeroende kodblock och kommunicerar genom komplexa dataåtkomstmönster. Befintliga syntesverktyg på hög nivå kan inte tillämpa dessa kraftfulla optimeringar om inte koden i sig är kompatibel och allvarligt begränsar optimeringsmöjligheterna. I detta dokument presenterar vi ett integrerat ramverk för att modellera och möjliggöra både intra- och interblockeringsoptimering. Denna integrerade teknik förbättrar avsevärt möjligheten att använda de kraftfulla HLS-optimeringarna som implementerar parallellism, piplining och finkornig kommunikation. Vår polyhedral modellbaserade teknik definierar systematiskt en uppsättning dataåtkomstmönster, identifierar effektiva dataåtkomstmönster och utför loopomvandlingarna för att möjliggöra intra- och interblockoptimering. Vårt ramverk undersöker automatiskt omvandlingsalternativ, utför kodomvandlingar och infogar lämpliga HLS-direktiv för att genomföra HLS-optimeringarna. Dessutom kan vårt ramverk automatiskt generera de optimerade kommunikationsblocken för finkornig kommunikation mellan hårdvarublock. Experimen- * Korresponderande Författare Tillstånd att göra digitala eller hårda kopior av hela eller delar av detta verk för personligt eller klassrum användning beviljas utan avgift, förutsatt att kopior inte görs eller distribueras för vinst eller kommersiella fördelar och att kopior bär detta meddelande och den fullständiga citering på första sidan. För att kopiera på annat sätt, för att återpublicera, för att posta på servrar eller för att omfördela till listor, krävs tidigare specifik behörighet och/eller avgift. FPGA '13, 11-13 februari 2013, Monterey, Kalifornien, USA. Copyright 2013 ACM 978-1-4503-1887 tal utvärdering visar att vi kan uppnå ett genomsnitt på 6,04X speedup över högnivåsyntesen lösning utan våra transformationer för att möjliggöra intra-och interblock optimeringar.
Zuo m.fl. REF presenterar en integrerad teknik med hjälp av polyhedralmodeller för att modellera och möjliggöra både intra- och interblockeringsoptimering, vilket förbättrar möjligheten att använda HLS optimeringar för parallellism och rördragning.
Improving high level synthesis optimization opportunity through polyhedral transformations
{'venue': "FPGA '13", 'journal': None, 'mag_field_of_study': ['Computer Science']}