ABSTRACT Med tanke på en fast CPU arkitektur och en fast DRAM timing specifica- Som många färska studier har visat, minnessystemet är en av de primära flaskhalsarna i nuvarande system. Dessutom visar ett antal studier att minnesbussen inom minnessystemet står för en betydande del av huvudminnets omkostnader. Schumann rapporterar till exempel att 30–60 % av den primära minneslatensen i Alpha-arbetsstationer kan hänföras till systemets omkostnader snarare än till latensen hos dram-komponenter [22]. Brown och Seltzer citerar memory-bus turnaround som ansvariga för en faktor-av två skillnaden mellan förutsagd exekveringstid och faktisk uppmätt exekveringstid på ett Pentium Det finns ett antal vägar utvecklare och forskare har tagit för att minska overhead av det primära minnessystemet. Dessa har till stor del delats in i strategier som är inriktade på Dram-komponenten och de som är inriktade på systemet eller busskomponenten. Till exempel har ett enkelt DRAM-orienterat tillvägagångssätt varit att öka DRAM-bandbredden. Detta är den takt som används av PC-industrin nyligen, med den utbredda övergången från 800 MB/s PC100 SDRAM-system till 1,1 GB/s PC133, 1,6 GB/s Direct Rambus och 2,1 GB/s DDR266 SDRAM-system. Detta ger datorns minnesbandbredd upp till traditionella RISC-arbetsstationer, såsom flera UltraSPARC- och Alpha-modeller, och till en storleksordning på många serverklassmaskiner. En annan metod är att minska DRAM-latensen. DRAM-leverantörer har nyligen meddelat många centrala variationer som förbättrar åtkomsttiden. Till exempel, Enhanced Memory System ESDRAM förbättrar prestanda över vanliga SDRAM genom att lägga till en SRAM-cache för full rad buffert, vilket gör det möjligt för precharge att börja omedelbart efter en åtkomst och DRAM skriver att gå direkt till kärnan utan att förstöra läsa lokal [5, 7, 6 ]. Fujitsu's FCRAM delar varje intern bank genom att aktivera endast en del av varje ordlinje, vilket minskar kapacitansen på ordet åtkomst och förbättrar åtkomsttiden över standard SDRAM till ungefär 30ns [9, 10]. MoSys tar detta ett steg längre och delar in den onchip lagring i ett stort antal mycket små banker (på beställning av 32KB vardera), minska åtkomsttiden för Dram kärnan till nästan den SRAM [39, 19, 10]. Flera leverantörer har lagt stora mängder SRAM på DRAM die, förutom radbuffertar, i ett försök att minska latency. Till exempel sätter NEC: s VCDRAM en uppsättning-associativ SRAM buffert på die som har ett genomförande-definierat antal delsida (vanligtvis 10-100), där en delsida är en delmängd av de bitar som aktiveras av en kolumn åtkomst och är i storleksordningen 16-32 byte [6, 10]. Nyligen genomförda studier visar att dessa DRAM-orienterade metoder minskar ansökningstiden [5, 7]. Att fokusera enbart på dram-minnet är dock inte tillräckligt; vi noterar att även med tillgång till dram utan latens skulle huvudminnessystemets omkostnader inte minska till noll, eftersom busstransaktioner fortfarande kräver tid. Till att börja med finns det en uppenbar tid för överföring av adresser och data över bussen till och från delsystemet Dram. Dessutom, faktorer som turnaround tid, kö förseningar, och ineffektivitet på grund av asymmetrisk läsa / skriva begäran former på en i-order buss alla lägga ihop för att producera en betydande overhead. I multiprocessorsystem, overhead är ännu större, på grund av skiljeförfarande och cache coherency protokoll-mer, många uniprocessor system delar minnet buss med grafik chips i en organisation som effektivt gör Uniprocessor systemet beter sig som en multiprocessor. Förutom insatser för att förbättra DRAM-enheter måste vi också förbättra kopplingen mellan CPU och DRAM-enheter – vi måste förbättra minnesbussens overhead. Det finns ett antal tillvägagångssätt som man kan använda sig av, bland annat genom att ändra
Cupu och Jacob REF har undersökt mekanismer för att minska efterfrågan latency och den del av huvudminnessystem overhead som inte beror på DRAM latency, utan snarare på andra faktorer.
Concurrency, latency, or system overhead: Which has the largest impact on uniprocessor DRAM-system performance?
{'venue': 'Proceedings 28th Annual International Symposium on Computer Architecture', 'journal': 'Proceedings 28th Annual International Symposium on Computer Architecture', 'mag_field_of_study': ['Computer Science']}