När System-on-Chip (SoC)-konstruktioner blir mer komplexa blir det svårare att designa kommunikationsarkitekturer för att hantera de ständigt ökande volymerna av interkomponentkommunikation. Manuell traversering av det stora kommunikationsdesignutrymmet för att syntetisera en kommunikationsarkitektur som uppfyller prestandakraven blir ogenomförbar. I detta dokument tar vi itu med detta problem genom att föreslå ett automatiserat tillvägagångssätt för att syntetisera kostnadseffektiva, bussbaserade kommunikationsarkitekturer som uppfyller prestandabegränsningarna i en design. Vårt syntesflöde innehåller också en högnivågolvplanering och trådfördröjningsberäkningsmotor för att utvärdera genomförbarheten av den syntetiserade bussarkitekturen och upptäcka tidsbrott tidigt i designflödet. Vi presenterar fallstudier av nätkommunikation SoC-delsystem för vilka vi syntetiserade bussarkitekturer, upptäckte tidsbrott och genererade kärnplaceringar på några timmar istället för flera dagar det tog för en manuell ansträngning.
Pasricha m.fl. REF föreslår golvplansmedveten automatiserad syntes av bussbaserade kommunikationsarkitekturer.
Floorplan-aware automated synthesis of bus-based communication architectures
{'venue': "DAC '05", 'journal': None, 'mag_field_of_study': ['Computer Science']}