Detta arbete presenterar design, maskinvaruimplementering och prestandaanalys av nya asynkrona AES (avancerad krypteringsstandard) Key Expander och Round Function, som erbjuder ökat sidokanalsangrepp (SCA) motstånd. Dessa konstruktioner är baserade på ett delay-insensitive (DI) logik paradigm som kallas null convention logik (NCL), som stöder användbara egenskaper för att motstå SCAs inklusive dual-rail kodning, klockfri drift, och monotona övergångar. Potentiella fördelar är minskade och mer enhetliga bytesaktiviteter och minskat signal-till-brus-förhållande (SNR). En ny metod för att ytterligare öka NCL AES-hårdvara med slumpmässig spänningsskalningsteknik presenteras också för ytterligare säkerhet. Därmed läcker de föreslagna komponenterna betydligt mindre information från sidokanaler än konventionella urkopplade metoder. För att kvantitativt verifiera sådana förbättringar har analys av funktionell verifiering och WASSO (viktad genomsnittlig samtidig kopplingsutgång) utförts på både konventionell synkron metod och den föreslagna NCL-baserade metoden med hjälp av simuleringsverktygen Mentor Graphics ModelSim och Xilinx. Hardware implementation har utförts på båda konstruktioner som utnyttjar en specificerad sidokanal attack standard utvärdering FPGA styrelse, kallas SASEBO-GII, och motsvarande power waveforms för båda konstruktioner har samlats in. Tillsammans med resultaten av mjukvarusimuleringar har vi analyserat de insamlade vågformerna för att validera påståendena relaterade till fördelarna med den föreslagna kryptohårdvarudesignen.
Forskarna i REF presenterar en design och maskinvaruimplementering av asynkron AES med slumpmässig bullerinjektion för förbättrad sidokanals attackmotstånd.
Asynchronous advanced encryption standard hardware with random noise injection for improved side-channel attack resistance
{'venue': 'J. Electrical and Computer Engineering', 'journal': 'J. Electrical and Computer Engineering', 'mag_field_of_study': ['Computer Science']}