Abstract-Denna artikel presenterar en mycket regelbunden och skalbar AES hårdvara arkitektur, lämplig för full-custom såväl som semicustom design flöden. I motsats till andra publikationer beskrivs en komplett arkitektur (även CBC-läge) som är skalbar när det gäller dataflöde och den använda nyckelstorleken. Likheter i kryptering och dekryptering används för att ge en hög prestanda med endast ett relativt litet område (10 799 grindekvivalenter för standardkonfigurationen). Denna prestanda uppnås genom att man balanserar kombinationsbanorna i konstruktionen. Ingen annan publicerad AES hårdvara arkitektur ger liknande balansering eller en jämförbar regelbundenhet. Implementeringar av den snabbaste konfigurationen av arkitekturen ger ett dataflöde på 241 Mbits/sec på en 0,6 "m CMOS-process med standardceller.
I REF fokuserar författarna på att utveckla en mycket regelbunden och skalbar maskinvaruarkitektur.
A highly regular and scalable AES hardware architecture
{'venue': 'IEEE Trans. Computers', 'journal': 'IEEE Trans. Computers', 'mag_field_of_study': ['Computer Science']}