Moderna mikroprocessorkärnor når sina höga prestandanivåer med hjälp av höga klockfrekvenser, parallellt och spekulativt utförande av ett stort antal instruktioner, och stora cachehierarkier. Moderna kärnor har också anpassningsbara funktioner för att reglera kraft och temperatur och undvika termiska nödsituationer. Alla dessa funktioner bidrar till mycket oförutsägbara genomförandetider. I den här artikeln visar vi att exekveringstiden för in-order (IO), out-of-order (OoO), och OoO samtidiga multitrådade processorer kan vara stabil och förutsägbar genom att stabilisera sin mega instruktioner utförs per sekund (MIPS) hastighet via en proportionell, integral, och differential (PID) få feedback styrenhet och dynamisk spänning och frekvensskalning (DVFS). Processorkärnor i tomgångscykler förbrukar kontinuerligt ström, vilket är mycket oönskat i system, särskilt i realtidssystem. Förutom att uppfylla deadlines i realtidssystem kan vårt ramverk för MIPS-hastighetsstabilisering tillämpas ovanpå det för att minska effekt och energi genom att undvika tomgångscykler. Om processorer är utrustade med MIPS-hastighetsstabilisering kan exekveringstiden förutses. Eftersom MIPS-hastigheten förblir stabil, uppfyller en stabiliserad processor tidsgränser i realtidssystem eller i system med krav på latens vid servicekvalitet vid lägsta möjliga frekvens. För att demonstrera och utvärdera denna förmåga har vi valt en undergrupp av MiBench-riktmärken med de bredaste variationerna i genomförandegrad. Vi stabiliserar deras MIPS-hastighet på en 1 GHz Pentium III-liknande OoO enkeltrådig mikroarkitektur, en 1,32 GHz StrongARM-liknande IO-mikroarkitektur, och 1 GHz OoO-processor förstärkt med tvåvägs och fyrvägs simultan multitrådning. Både IO och OoO-kärnor kan dra nytta av stabiliseringsramen, men energin per instruktion av den stabiliserade OoO-kärnan är mindre eftersom den körs med en lägre frekvens för att uppfylla samma deadlines. MIPS-hastighetsstabilisering av komplexa processorer som använder en PID-styrningsslinga är en allmän teknik som är tillämplig på miljöer där lägre effekt eller energi i kombination med stabil, förutsägbar prestanda är önskvärd, även om vi riktar mer specifikt realtidssystem i denna artikel. Den stora insikten i porten till SESC är att regulatorns konstruktion inte påverkas av ISA, kompilatorn eller simulatorn.
REF föreslår att man tillhandahåller determinism för realtidstillämpningar mot variabiliteten i utförandet av en oordnad processor genom att stabilisera MIPS-hastigheten med hjälp av ett kontrollsystem.
Dynamic MIPS Rate Stabilization for Complex Processors
{'venue': 'TACO', 'journal': None, 'mag_field_of_study': ['Computer Science']}