Abstract-Low-kraft lägen i moderna mikroprocessorer förlitar sig på låga frekvenser och låga spänningar för att minska energibudgeten. Ändå kan tillverkning inducerade parametervariationer göra SRAM-celler opålitliga producerar svåra fel vid matningsspänningar under Vccmin. De senaste förslagen ger en ganska låg feltäckning på grund av feltäckningen/övergången. Vi föreslår en ny feltolerant L1-cache, som kombinerar SRAM- och eDRAM-celler i L1-datacache för att ge 100% SRAM-feltäckning. Resultaten visar att, jämfört med en konventionell cache och antagande 50 % fel sannolikhet vid låg effekt läge, läckage och dynamisk energibesparingar är med 85 % respektive 62 %, med en minimal effekt på prestanda.
I REF föreslår författarna en hybrid L1-datacache byggd med SRAM- och eDRAM-banker.
Combining RAM technologies for hard-error recovery in L1 data caches working at very-low power modes
{'venue': "DATE '13", 'journal': None, 'mag_field_of_study': ['Computer Science']}