Sparse matris-vektor multiplikation är en viktig kärna som ofta kör ineffektivt på superskalar RISC processorer. I detta dokument beskrivs tekniker som ökar parallellismen på undervisningsnivå och förbättrar prestandan. Teknikerna inkluderar omordning för att minska cache missar ursprungligen på grund av Das et al., blockering för att minska belastningsinstruktioner, och förhämtning för att förhindra flera last-lager enheter från att stanna samtidigt. Teknikerna förbättrar prestandan från ca 40 Mflops (på en välordnad matris) till över 100 Mflops på en 266 Mflops maskin.
Toledo REF förstärkt sparse matris multiplikation på en superskalar RISC processor genom att förbättra undervisningsnivå parallellism och minska cache miss hastighet.
Improving the memory-system performance of sparse-matrix vector multiplication
{'venue': 'IBM J Res Dev', 'journal': None, 'mag_field_of_study': ['Computer Science']}