Eftersom sammankopplingsnät med paketbyte ersätter bussar och särskilda ledningar för att bli ett standardnät för sammankoppling på chip, har en minskning av deras strömförbrukning identifierats som en stor utmaning i designen. Nättopologier har stor inverkan på strömförbrukningen i nätet. Teknikskalning är en annan viktig faktor som påverkar nätkraft eftersom varje ny teknik förändrar halvledare fysiska egenskaper. Som framgår av detta dokument måste dessa två aspekter betraktas som samverkande. I detta dokument karakteriserar vi inverkan av processteknik på nätenergi för en rad topologier, från tvådimensionella mesh/tori, till varianter av mesh/tori som innehåller högre dimensioner, flera hierarkier och expresskanaler. Vi presenterar en metod som använder en analytisk modell för att förutsäga den mest energieffektiva topologin baserad på nätverksstorlek och arkitekturparametrar för framtida teknik. Vår modell är validerad mot cykel-korrekt näteffektssimulering och visade sig komma fram till samma förutsägelser. Vi visar också hur vår metod kan tillämpas på faktiska parallella riktmärken med en fallstudie. Vi ser detta arbete som en utgångspunkt för att fastställa en färdplan för framtida nät på chip. Denna förordning träder i kraft den tjugonde dagen efter det att den har offentliggjorts i Europeiska unionens officiella tidning.
Wang m.fl. REF  karakteriserar emellertid processteknikens inverkan på nätenergin och använder en analytisk modell för att förutsäga den mest energieffektiva topologin baserad på nätstorlek och arkitekturparametrar.
A Technology-Aware and Energy-Oriented Topology Exploration for On-Chip Networks
{'venue': "DATE '05", 'journal': None, 'mag_field_of_study': ['Computer Science']}