Abstract-This paper presenterar arkitektur, prestanda och implementation resultat av en serie GF(64)-LDPC dekoder baserat på en reducerad komplexitet version av Extended Min-Sum algoritm. De viktigaste bidragen från detta arbete motsvarar den variabla nodbehandlingen, kodordsbeslutet och den elementära kontrollnodbehandlingen. Resultaten efter syntesen visar att dekoderområdet är mindre än 20% av en Virtex 4 FPGA för en avkodningsgenomströmning på 2,95 Mbps. Den implementerade dekodern presenterar prestanda på mindre än 0,7 dB från Belief Propagation algoritm för olika kodlängder och hastigheter. Dessutom kan den föreslagna arkitekturen enkelt anpassas för att avkoda mycket höga Galois Field-beställningar, t.ex. GF (4096) eller högre, genom att något ändra en marginell del av konstruktionen. Index Terms-Extended Min Sum algoritm, FPGA syntes, låg-komplexitet arkitektur, icke-binär låg-densitet paritetskontroll dekodrar.
Den serie GF (64)-LDPC-dekoder som föreslagits av Boutillon et al. REF baserades på utökad Min-Sum-algoritm.
Design of a GF(64)-LDPC Decoder Based on the EMS Algorithm
{'venue': 'IEEE Transactions on Circuits and Systems I: Regular Papers', 'journal': 'IEEE Transactions on Circuits and Systems I: Regular Papers', 'mag_field_of_study': ['Mathematics', 'Computer Science']}