Dram-minnets kapacitet och kostnad per andel har historiskt sett ökat för att tillgodose behoven hos allt större och komplexa datorsystem. Men DRAM-latensen har varit nästan konstant, vilket gör minneslatensen till flaskhalsen i dagens system. Vi konstaterar att den höga tillgången latency inte är inneboende för dram, men en trade-o görs för att minska kostnad per bit. För att minska den höga ytan overhead av DRAM-avkänning strukturer, råvaru-DRAM-minnen ansluter många DRAM-celler till varje sense-ampli er genom en tråd som kallas bitline. Dessa bitlinor har en hög parasitisk kapacitans på grund av sin långa längd, och denna bitline kapacitans är den dominerande källan till DRAM latens. Specialiserade dram-minnen med låg latens använder kortare bitlines med färre celler, men har en högre kostnad per bit på grund av större senseampli er område overhead. I detta arbete introducerar vi TieredLatency DRAM (TL-DRAM), som uppnår både låg latens och låg kostnad per bit. I TL-DRAM delas varje lång bitline upp i två kortare segment av en isoleringstransistor, vilket gör att ett segment kan nås med latensen hos en kort bitline dram utan att ådra sig höga kostnader per bit. Vi föreslår mekanismer som använder segmentet low-latency som en hårdvaruhanterad eller programvaruhanterad cache. Utvärderingar visar att våra föreslagna mekanismer förbättrar både prestanda och energieektivitet för både enkärnig och flerprogrammerad arbetsbelastning.
Baserat på den viktigaste iakttagelsen att långa interna ledningar (bitlines) är den dominerande källan till DRAM latency, föreslår vår HPCA 2013 papper REF en ny DRAM-arkitektur som kallas Tiered-Latency DRAM (TL-DRAM).
Tiered-latency DRAM: A low latency and low cost DRAM architecture
{'venue': '2013 IEEE 19th International Symposium on High Performance Computer Architecture (HPCA)', 'journal': '2013 IEEE 19th International Symposium on High Performance Computer Architecture (HPCA)', 'mag_field_of_study': ['Computer Science']}