Teknikskalning och tredimensionell integration är två designparadigm som erbjuder hög enhetstäthet. Processvariationer påverkar dessa designparadigm på olika sätt. Effekten av processvariationer på klockan skev för en 2-D-krets som implementeras vid skalbara tekniknoder och för en 3-D-krets med ett ökande antal plan undersöks i detta papper. En korrekt modell som används för att beskriva effekten av de rätta källorna till variationer på var och en av dessa konstruktionsmetoder föreslås. Fördelningen av den parvisa skevvariationen erhålls för distributionsnät med enkelskala eller flerplan (inte skalade) ur. Noggrannheten hos den framlagda statistiska skevmodellen verifieras genom Monte-Carlo-simuleringar. Som visas i detta papper, klockan skev variation på grund av teknik skalning och / eller die stapling uppvisar ett betydligt annorlunda beteende. En jämförelse mellan dessa två designparadigm erbjuds så att lämplig teknik nod och antal plan väljs för att producera en låg klocka skev variation och hög driftsfrekvens. En populär global klockträd topologi används i en plan (2-D) krets där teknikskalning tillämpas och i en 3-D krets med ett ökande antal plan. För denna klockträd topologi, den maximala stöds klockfrekvensen ökar från 2,75 GHz till 3,74 GHz genom korrekt die-stackning vid en 90 nm-teknologi nod. 3D-integrationen har visat sig vara ett alternativ för att minska skevvariationer utan att det behövs aggressiv teknikskalning.
Effekten av processvariationer i 3D klockdistributionsnät diskuteras i REF, där intra-die variation anses vara oberoende bland enheterna inom samma plan.
Process-induced skew variation for scaled 2-D and 3-D ICs
{'venue': "SLIP '10", 'journal': None, 'mag_field_of_study': ['Computer Science']}