Det finns en växande oro om timing fel till följd av design marginaliteter och effekterna av kretsens åldrande på hastighets-vägar i logiska kretsar. Detta papper presenterar en låg overhead lösning för att dölja timing fel på hastighets-patter i logiska kretsar. Fel maskering vid utgångarna av en logisk krets uppnås genom syntes av en icke-inträngande fel-maskerande krets som har minst 20% timing slack över den ursprungliga logiska kretsen. Felmaskeringskretsen kan också användas för att samla information om körtiden när hastighetssökvägarna används för att (i) förutsäga uppkomsten av utslitning och (ii) hjälpa till med felsökning av kisel i systemet. Simuleringsresultat för flera referenskretsar och moduler från OpenSPARC T1-processorn presenteras för att illustrera den föreslagna lösningens effektivitet. 100% maskering av tidsfel på alla hastighetsvägar inom 10% av den kritiska fördröjningen uppnås för alla kretsar med en genomsnittlig area (effekt) overhead på 16% (18%).
Choudhury m.fl. REF synthesize felmaskeringskretsar och använda 2-till-1 multiplexers för att maskera fel vid utgången av kritiska banor.
Masking timing errors on speed-paths in logic circuits
{'venue': '2009 Design, Automation & Test in Europe Conference & Exhibition', 'journal': '2009 Design, Automation & Test in Europe Conference & Exhibition', 'mag_field_of_study': ['Computer Science']}