Vi anser att aktiv läckagekraft försvinner i FPGA och presenterar en "utan kostnad" metod för aktiv läckageminskning. Det är välkänt att den läckagekraft som förbrukas av en digital CMOS-krets i hög grad beror på dess ingångars tillstånd. Vår teknik för att minska läckage utnyttjar en grundläggande egenskap hos grundläggande FPGA-logiska element (look-uptables) som gör att en logisk signal i en FPGA-design kan bytas ut mot dess kompletterade form utan några områden eller dröjsmålspåföljder. Vi tillämpar denna egenskap för att välja polariteter för logiska signaler så att FPGA hårdvarustrukturer tillbringar större delen av tiden i låga läckagetillstånd. I en experimentell studie optimerar vi aktiv läckagekraft i kretsar som kartlagts till en toppmodern 90nm kommersiell FPGA. Resultaten visar att det föreslagna tillvägagångssättet minskar det aktiva läckaget med i genomsnitt 25 %.
Anderson m.fl. REF övervägde att välja polariteter för signaler vid LUT:s ingångar så att de tillbringar större delen av tiden i låga läckagetillstånd.
Active leakage power optimization for FPGAs
{'venue': "FPGA '04", 'journal': None, 'mag_field_of_study': ['Computer Science']}