Abstract-This paper presenterar nya höghastighetsarkitekturer för hårdvaruimplementering av algoritmen Advanced Encryption Standard (AES). Till skillnad från tidigare verk som förlitar sig på uppslagstabeller för att genomföra SubBytes och InvSubBytes omvandlingar av AES-algoritmen, använder den föreslagna konstruktionen endast kombinationslogik. Som en direkt följd av detta elimineras den obrytbara fördröjningen av uppslagstabellerna i de konventionella tillvägagångssätten, och fördelen med subpipelining kan undersökas ytterligare. Dessutom används sammansatta fält aritmetik för att minska arealkraven, och olika implementationer för inversion i subfield (2 4 ) jämförs. Dessutom presenteras en effektiv viktig expansionsarkitektur som lämpar sig för subpipelineade runda enheter. Med hjälp av den föreslagna arkitekturen kan en helt subpipelined encryptor med 7 understeg i varje rundenhet uppnå ett genomströmning på 21,56 Gbps på en Xilinx XCV1000 e-8 bg560-enhet i icke-feedback-lägen, vilket är snabbare och är 79 % effektivare när det gäller motsvarande genomströmning/slice än den snabbaste tidigare FPGA-implementationen som hittills varit känd.
Xinmiao Zhang REF presenterar nya höghastighetsarkitekturer för maskinvaruimplementering av AES-algoritmen.
High-speed VLSI architectures for the AES algorithm
{'venue': 'IEEE Transactions on Very Large Scale Integration (VLSI) Systems', 'journal': 'IEEE Transactions on Very Large Scale Integration (VLSI) Systems', 'mag_field_of_study': ['Computer Science']}