Detta papper diskuterar arkitektoniska optimeringar för ett speciellt ändamål ASIC processor som implementerar AES Rijndael Algorithm. I oktober 2000 valde NIST Rijndael som den nya avancerade krypteringsstandarden (AES). Algoritmen har variabel nyckellängd och blocklängd mellan 128, 192 eller 256 bitar. VLSI arkitektoniska optimeringar såsom parallellism och distribuerat minne diskuteras, och flera maskinvarudesign tekniker används för att öka prestanda och minska områdesförbrukningen. Hårdvaruarkitekturen beskrivs med hjälp av Verilog XL och synthesized av Synopsys med en 0,18 μm standard cellbibliotek. Resultaten visar att med en design på 173.000 grindar kan datakryptering göras med en hastighet av 1,82 Gbits/sec.
Paper REF ) diskuterar den arkitektoniska optimeringen av en AES-processor.
Architectural Optimization for a 1.82Gbits/sec VLSI Implementation of the AES Rijndael Algorithm
{'venue': 'Lecture Notes in Computer Science', 'journal': 'Lecture Notes in Computer Science', 'mag_field_of_study': ['Computer Science']}