Abstract-H.264/AVC överträffar betydligt tidigare videokodningsstandarder med många nya kodningsverktyg. Den bättre prestandan kommer dock till priset av den utomordentligt stora computational komplexiteten och kravet på minnesåtkomst, vilket gör det svårt att designa en hårdtrådad kodare för realtidsapplikationer. På grund av de komplexa, sekventiella och i hög grad databeroende egenskaperna hos de väsentliga algoritmerna i H.264/AVC begränsas dessutom både rörledningarna och de parallella bearbetningsmetoderna till att användas. Hårdvaruutnyttjandet och genomströmningen minskar också på grund av block/MB/frame-nivå-ombyggnadsslingorna. I den här artikeln beskriver vi våra tekniker för att designa H.264/AVC-videokodaren för HDTV-applikationer. På systemkonstruktionsnivå, med hänsyn till de viktigaste komponenternas egenskaper och återuppbyggnadsslingorna, föreslås först den fyrstegiga makroblockerade systemarkitekturen med en effektiv schemaläggnings- och minneshierarki. På modulens konstruktionsnivå behandlas konstruktionsöverväganden för de betydande modulerna följt av maskinvaruarkitekturer, inklusive uppskattning av lågbandbredds heltalsrörelse, uppskattning av parallellfraktionsrörelse, omkonfigurerbar generator för intrapredictor, dual-buffer block-pipelined entropy coder och avblockeringsfilter. Med dessa tekniker, prototyp chip av den effektiva H.264/AVC kodare implementeras med 922.8 K logik grindar och 34.72-KB SRAM vid 108-MHz driftsfrekvens.  Indexvillkor-ISO/IEC
Implementeringen i REF fokuserade på effektiv schemaläggning och minneshierarki för H.264 videokodare för HDTV-tillämpningar.
Analysis and architecture design of an HDTV720p 30 frames/s H.264/AVC encoder
{'venue': 'IEEE Transactions on Circuits and Systems for Video Technology', 'journal': 'IEEE Transactions on Circuits and Systems for Video Technology', 'mag_field_of_study': ['Computer Science']}