Abstract-SDRAM är ett populärt off-chip minne som ger stor datalagring, höga datahastigheter, och är i allmänhet betydligt billigare än SRAM. Det finns ett växande intresse för att använda SDRAMs inom säkerhetskritiska tillämpningsområden som flyg-, bil- och industriautomation. Vissa av dessa ansökningar har hårda realtidskrav där det kan få förödande konsekvenser att missa en deadline. Innan någon hårdvara eller programvara integreras i denna typ av system måste det bevisas att deadlines alltid kommer att uppfyllas. I praktiken görs detta genom att analysera programmets timing beteende och beräkna dess värsta fall utförande tid (WCET). SDRAMs har varierande åtkomstlatenser beroende på uppdateringsfunktionen och de tidigare åtkomsterna. Detta dokument bygger på hårdvara tekniker som bank interleating och tillämpa Priority Based Budget Scheduling (PBS) för att dela SDRAM bland flera mästare. Dess huvudsakliga bidrag är en teknik för att binda WCET av ett program med tillgång till en delad SDRAM av en multicore arkitektur med hjälp av det värsta fallet tillträdesmönster. Vi implementerade och testade ett övergripande minnessystem på en Altera Cyclone III FPGA och tillämpade den föreslagna WCET-uppskattningstekniken. Resultaten visar att vår teknik producerar säkra och låga WCET-gränser.
Shah och Al. REF använder sig av banköverföring och tillämpning av Prioritetsbaserad budgetplanering (PBS) för att dela SDRAM mellan flera masters.
Bounding WCET of applications using SDRAM with priority based budget scheduling in MPSoCs
{'venue': "DATE '12", 'journal': None, 'mag_field_of_study': ['Computer Science']}