Ungefär som flervåningshus i tätt packade metropoler, tredimensionella (3D) chip strukturer föreställs som en livskraftig lösning för att skjuta i höjden transistor densiteter och spirande die storlekar i multi-core arkitekturer. Att dela upp en större dö i mindre segment och sedan stapla dem på ett 3D-sätt kan avsevärt minska latens och energiförbrukning. Sådana fördelar härrör från uppfattningen att interwafer avstånd är försumbar jämfört med intrawafer avstånd. Detta attribut minskar den globala kabellängden avsevärt i 3D-chips. Arbetet i detta dokument integrerar den alltmer populära idén om paketbaserade Networks-on-Chip (NoC) i en 3D-inställning. Medan NoCs har studerats i stor utsträckning i 2D-världen, har mikroarkitekternas förgreningar av att förflytta sig in i den tredje dimensionen ännu inte utforskats fullt ut. I detta dokument presenteras en detaljerad undersökning av interstrata kommunikationsarkitekturer i 3D NoCs. Tre designalternativ undersöks; en enkel bussbaserad inter-wafer-anslutning, en hop-by-hop standard 3D-design, och en fullständig 3D-crossbar implementation. I detta sammanhang föreslår vi en ny delvis ansluten 3D crossbar struktur, kallad 3D Dimensionally-Decomposed (DimDe) Router, som ger en bra avvägning mellan krets komplexitet och prestanda fördelar. Simuleringsresultat med hjälp av a) en fristående cykel-accurate 3D NoC simulator kör syntetisk arbetsbelastning, och b) en hybrid 3D NoC / Cache simuleringsmiljö kör verkliga kommersiella och vetenskapliga riktmärken, indikerar att den föreslagna DimDe design ger latens och genomströmning förbättringar på över 20% i genomsnitt över de andra 3D arkitekturer, medan förblir inom 5% av den fullständiga 3D crossbar prestanda. Dessutom, baserat på syntetiserade hårdvaruimplementeringar i 90 nm-teknik, överträffar DimDe arkitektur alla andra konstruktioner – inklusive hela 3D-korset – med i genomsnitt 26 % när det gäller Energy-Delay Product (EDP).
I REF föreslås 3D Dimensionally Decomputed (DimDe) Router.
A novel dimensionally-decomposed router for on-chip communication in 3D architectures
{'venue': "ISCA '07", 'journal': None, 'mag_field_of_study': ['Computer Science']}