Sammanfattning -I detta dokument presenterar en optimerad kombinationslogik baserad Rijndael S-Box implementation för SubByte transformation (S-box) i Advanced Encryption Standard (AES) algoritm på FPGA. S-box dominerade hårdvarukomplexiteten hos AES-kryptografiska modulen, vilket gör att vi implementerar dess matematiska ekvationer baserade på optimerade och kombinationslogikkretsar tills den dynamiska strömförbrukningen minskat. Den fullständiga databanan för Sbox-algoritmen simuleras som en nettolista över AND, OR, NOT och XOR-logikgrindar, även för ökning av hastighet och maximal driftsfrekvens som används 4-stegs rörledning i föreslagen metod. Den föreslagna kombinationslogiken baserad S-box har framgångsrikt syntetiserats och implementerats med hjälp av Xilinx ISE V7.1 och Virtex IV FPGA till målenhet Xc4vf100. Ström är analiserad med Xilinx XPower analysator och uppnådd strömförbrukning är 29 mW i klockfrekvens på 100 MHz. Resultaten från Place and Route-rapporten visar att den maximala klockfrekvensen är 209,617 MHz.
Bahram Rashidi REF presenterade en FPGA implementation av en optimerad kombinationslogik baserad Rijndael S-BOX i AES algoritm.
Implementation of An Optimized and Pipelined Combinational Logic Rijndael S-Box on FPGA
{'venue': None, 'journal': 'International Journal of Computer Network and Information Security', 'mag_field_of_study': ['Computer Science']}