På kort sikt kommer Moores lag att fortsätta att tillhandahålla ett ökande antal transistorer och därmed ett ökande antal on-chip-kärnor. Begränsad pin bandbredd förhindrar integrering av ett stort antal minnesregulatorer onchip. Med många kärnor och få minnesregulatorer blir det en viktig och ännu outforskad fråga att lokalisera minnesregulatorerna i nätanslutningsväven. I detta papper visar vi hur placeringen av minnesregulatorer kan minska stridighet (heta fläckar) i on-chip tyg och sänka variansen i referens latens. Detta ger i sin tur förutsägbar prestanda för minnesintensiva applikationer oavsett vilken processkärna som en tråd är planerad på. Vi utforskar designutrymmet för on-chip tyger för att hitta optimal minneskontroll placering i förhållande till olika topologier (dvs.. mesh och torus), routingalgoritmer och arbetsbelastningar.
I inför den begränsade pin bandbredd för att integrera minneskontroller på många kärnchips, Abts et al. Undersökte effekten av placeringen av minnesregulatorn och utforskade designutrymmet för att visa potentiella förbättringar i prestanda och förutsägbarhet REF ].
Achieving predictable performance through better memory controller placement in many-core CMPs
{'venue': "ISCA '09", 'journal': None, 'mag_field_of_study': ['Computer Science']}