Denna artikel presenterar tekniker för att minska de statiska och dynamiska minneskraven för routing algoritmer som mål fältprogrammerbara grind arrayer. Under routing, krävs minne för att lagra både arkitektoniska data och tillfälliga routing data. De arkitektoniska data är statiska, och ger en representation av de fysiska routing resurser och programmerbara anslutningar på enheten. Vi visar att vi genom att utnyttja regelbundenheten i FPGA kan minska mängden information som uttryckligen måste representeras, vilket leder till betydande minnesbesparingar. Den tillfälliga routingdatan är dynamisk och innehåller poängparametrar och spårningsinformation för varje routingresurs i FPGA. Genom att studera livslängden för de tillfälliga routing dataobjekt, utvecklar vi flera minneshanteringssystem för att minska denna komponent. För att göra våra förslag konkreta, tillämpade vi dem på routing algoritmen i VPR och empiriskt kvantifierade inverkan på runtime minne fotavtryck, och plats och rutt tid.
Chin och Wilton REF utvecklade tekniker för att minska minneskraven för routingalgoritmer, vilket påverkade utvecklingen av SERRGE avsevärt.
Static and Dynamic Memory Footprint Reduction for FPGA Routing Algorithms
{'venue': 'TRETS', 'journal': None, 'mag_field_of_study': ['Computer Science']}