Abstract-För multigigahertz design inom nanometer teknik, dataöverföringar på globala sammanlänkningar tar flera klockcykler. I detta dokument föreslår vi ett regelbundet distribuerat register (RDR) mikroarkitektur, som erbjuder hög regelbundenhet och direkt stöd för multicycle on-chip kommunikation. RDR-mikroarkitekturen delar upp hela chipet i en rad öar så att all lokal beräkning och kommunikation inom en ö kan utföras i en enda klockcykel. Varje ö innehåller ett kluster av beräkningselement, lokala register och en lokal styrenhet. Utöver RDR-mikroarkitekturen har nya layoutstyrda arkitektoniska syntesalgoritmer utvecklats för multicyklisk kommunikation, inklusive schemaläggningsdriven placering, placeringsdriven samtidig schemaläggning med återbindning och distribuerad kontrollgenerering, etc. Experimenten på ett antal exempel från det verkliga livet visar på lovande resultat. När det gäller dataflödesintensiva exempel får vi en genomsnittlig förbättring på 44 % i fråga om klocktiden och en genomsnittlig förbättring på 37 % i fråga om den slutliga latensen, jämfört med det traditionella flödet. För konstruktioner med kontrollflöde uppnår vår strategi en minskning med 28% klockperiod och en minskning med 23% latency i genomsnitt.
Dataöverföringar mellan olika funktionella enheter betraktas som global kommunikation som kan ta flera cykler Ytterligare förbättringar visas i REF, som presenterar ett regelbundet distribuerat register (RDR) mikroarkitektur och en arkitektonisk syntesmetod, med tonvikt på multicycle on-chip kommunikation för synkrona konstruktioner.
Architecture and synthesis for on-chip multicycle communication
{'venue': 'IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems', 'journal': 'IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems', 'mag_field_of_study': ['Computer Science']}