De flesta FPGA teknikkartläggning tillvägagångssätt antingen mål Lookup Tables (LUTs) eller relativt enkla programmerbara Logic Blocks (PLBs). Med tanke på nätverk av PLBs under teknikkartläggning har potentialen att tillhandahålla unika optimeringar otillgängliga genom andra tekniker. I detta dokument föreslås en boolesk matchningsmetod för FPGA-teknikkartläggning med inriktning på nätverk av PLB. För att övervinna de krävande minneskraven från tidigare tillvägagångssätt formuleras booleska matchningsproblem som ett problem med Boolesk tillfredsställelse (SAT). Eftersom SAT-formuleringen ger en avvägning mellan tid och rum är det primära målet att öka effektiviteten i det SAT-baserade tillvägagångssättet. För att göra detta bryts det ursprungliga SAT-problemet ned i två enklare SAT-problem. För att minska problemets sökområde införs ett teorem som gör det möjligt att dela konfliktklausuler mellan problem och skapa ytterligare begränsningar. Experiment visar på 340 % tidsförbättring och 27 % mer framgång i kartläggningen än tidigare SAT-baserade metoder.
Safarpour m.fl. REF bryter ner det resulterande SAT-problemet i två enklare problem för att öka effektiviteten.
Efficient SAT-based Boolean matching for FPGA technology mapping
{'venue': "DAC '06", 'journal': None, 'mag_field_of_study': ['Computer Science']}