Många tillämpningar av FPGAs, särskilt logik emulering och anpassade datorer, kräver snabb placering och routing av kretskonstruktioner. I dessa tillämpningar minskar de fördelar som FPGA-baserade system har över programvarusimuleringen med de långa drifttiderna för nuvarande CAD-programvara som används för att kartlägga kretsen till FPGA. För att förbättra fördelarna med FPGA-system i drift kan användarna vara villiga att byta viss kartkvalitet mot en minskning av CAD-verktygstiderna. I detta dokument försöker vi fastställa hur mycket kvalitetsförsämring som krävs för att uppnå en viss förbättring av körtiden. För detta ändamål har vi genomfört och undersökt ett stort antal placerings- och routingalgoritmer för FPGAs. Vi utvecklade också nya tradeoff-orienterade algoritmer, där en inställningsparameter kan användas för att kontrollera denna kvalitet vs. runtime tradeoff. Vi visar hur olika algoritmer kan uppnå olika punkter inom detta tradeoff-spektrum, samt hur en enda algoritm kan ställas in för att bilda en kurva i spektrumet. Vi visar att algoritmerna varierar mycket i sina kompromisser, med den snabbaste algoritmen är 8x snabbare än den långsammaste, och den högsta kvaliteten algoritm är 5x bättre än den lägsta kvaliteten algoritm. Jämfört med de kommersiella Xilinx CAD-verktygen kan vi uppnå en 3x hastighetsökning genom att tillåta 1,27x försämring i kvalitet, och en faktor på 1,6x kvalitetsförbättring med 2x nedgång.
I REF påskyndar författarna placering och routing processen genom att göra kvalitets-runtime kompromisser.
Runtime and quality tradeoffs in FPGA placement and routing
{'venue': "FPGA '01", 'journal': None, 'mag_field_of_study': ['Computer Science']}